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▍1. murata ads 2011 model

ADS是安捷伦科技公司的EDA软件这个库的等效电路数据使用ADS2011，后来只。（请参阅ADS2009U1有关图书馆的信息和更早版本）

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2023-09-10发布
VHDL VHDL

▍2. c语言编写51单片机键盘扫描程序，方便移植到其他的硬件上去...

c语言编写51单片机键盘扫描程序，方便移植到其他的硬件上去-51 Singlechip c language keyboard scanning procedures for transplantation to other hardware up

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2023-09-08发布
VHDL VHDL

▍3. des加密算法的verilog语言的实现

des加密算法的verilog语言的实现-des encryption algorithm to achieve the Verilog language

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2023-09-07发布
VHDL VHDL

▍4. 异步串行接口电路及数据传输模块设计

设计要求1） 每帧数据供 10 位，其中 1位启动， 8位数据， 1位 停止。2） 波特率为： 9600 。3） 收发误码率

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2023-09-07发布
VHDL VHDL

▍5. This is an 16 bit adder using vhdl

实现十六位加法器，是书籍上配套的应该可用-This is an 16 bit adder using vhdl

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2023-09-07发布
VHDL VHDL

▍6. 用FPGA实现的VGA接口程序，采用的语言是VHDL硬件描述语言，大家可以参照下看看采用的器件是Altera EP2c35...

用FPGA实现的VGA接口程序，采用的语言是VHDL硬件描述语言，大家可以参照下看看采用的器件是Altera EP2c35-Using FPGA to achieve the VGA interface program, the language used is VHDL hardware description language, we can see under the light of the devices used are Altera EP2c35

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2023-09-07发布
VHDL VHDL

▍7. this come from alter ,you can look and find it on line about USB

this come from alter ,you can look and find it on line about USB

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2023-09-06发布
VHDL VHDL

▍8. this a fpga sparttan 3e based project in which i have made a game based on vg...

this a fpga sparttan 3e based project in which i have made a game based on vga interface . this file is the main file included in the project.-this is a fpga sparttan 3e based project in which i have made a game based on vga interface . this file is the main file included in the project.

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2023-09-06发布
VHDL VHDL

▍9. 本代码实现了486总线的功能，初学者可以借鉴学习

本代码实现了486总线的功能，初学者可以借鉴学习-This code implements the 486 bus functions, beginners can learn to learn

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2023-09-05发布
VHDL VHDL

▍10. 用VHDL编写的串口通讯程序，包括几个不同的程序例子，也可以用verilog进行改写。...

用VHDL编写的串口通讯程序，包括几个不同的程序例子，也可以用verilog进行改写。

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2023-09-04发布
VHDL VHDL

▍11. 四位数字乘法器，在quartus8.0下仿真时序图

四位数字乘法器，在quartus8.0下仿真时序图 -mult4

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2023-09-04发布
VHDL VHDL

▍12. 32位/33M 从模式(target)PCI接口参考设计，Lattice提供。由于PCI时序较复杂，此设计仅能供参考...

32位/33M 从模式(target)PCI接口参考设计，Lattice提供。由于PCI时序较复杂，此设计仅能供参考-32/route from the model (target) PCI reference design, Lattice provided. Because PCI timing more complicated, and the design for reference only

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2023-09-04发布
VHDL VHDL

▍13. xc3s400芯片详细的英文资料，xc3s400的FPGA开发板使用者必看

xc3s400芯片详细的英文资料，xc3s400的FPGA开发板使用者必看-chip xc3s400 detailed information in English, xc3s400 the FPGA development board users see

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2023-09-02发布
VHDL VHDL

▍14. within waveform generator, Adder, classic dual

内有波形发生器，加法器，经典双进程状态机，伪随机熟产生器，相应加法器的测试向量，16×8bit RAM,FIFO,通用RAM等源程序-within waveform generator, Adder, classic dual-process state machine, cooked pseudo-random generator, the corresponding Adder test vector, 16 x 8bit RAM, FIFO, etc. source generic RAM

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2023-09-02发布
VHDL VHDL

▍15. 这是介绍嵌入式开发相关的资料。有总线与内存的操作

这是介绍嵌入式开发相关的资料。有总线与内存的操作-introduced Embedded Development relevant information. Bus and a memory operation

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2023-09-02发布
VHDL VHDL

▍16. 基于VHDL的多功能调制解调器设计

调制解调器是在发送端通过调制将数字信号转换成模拟信号，而在接收端通过解调将模拟信号转换为数字信号的一种装置。这个程序用VHDL语言编写，实现了二进制振幅键控（2ASK）的调制与解调；二进制频移键控（2FSK）的调制与解调，二进制相位键控（2PSK）的调制与解调过程。

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2023-09-01发布
VHDL VHDL

▍17. VEROLOG的重要PPT资料,对初学者非常有益处

VEROLOG的重要PPT资料,对初学者非常有益处-PPT important VEROLOG information is very useful for beginners

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2023-09-01发布
VHDL VHDL

▍18. 6级流水，verilog实现浮点数的加法，其中浮点数格式符合IEEE754标准...

6级流水，verilog实现浮点数的加法，其中浮点数格式符合IEEE754标准-6 water, verilog realize the floating point adder, in which floating-point format in line with the IEEE754 standard

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2023-09-01发布
VHDL VHDL

▍19. RAM控制的VHDL实现 真的很有用

RAM控制的VHDL实现 真的很有用 -VHDL implementation of the RAM control true true useful useful

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2023-09-01发布
VHDL VHDL

▍20. 基于Verilog代码简单

simple code based on verilog shifter , cla ,clg

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2023-09-01发布
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