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▍1. FPGA、Verilog浮点计算加减乘除

FPGA、Verilog浮点计算加减乘除四则运算

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2022-05-08发布
Verilog Verilog

▍2. Verilog 贪吃蛇

对于重点：蛇身控制算法，我开始的想法是将每个格子的坐标输入到存储器中，但由于过于繁琐和笨拙，我改为：保留头部的完整数据（位置、方向），其他部分只保留方向数据，并在VGA模块里面直接对蛇身进行控制，但是这个方案有一个弊端：它按照蛇身顺序刷新图像，每一帧图像只能刷新一个格子，时序存在问题并且刷新频率过慢，放弃了这个方案。 最终，将蛇身模块单独提出，各个模块协同工作，有效解决了时序问题和刷新问题。蛇身控制上，只控制蛇头，其他部位随头联动，完成了最终设计。

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2022-05-07发布
Verilog Verilog

▍3. verilog cpu代码

2、处理器的指令系统采用了MIPS  CPU的常用指令，处理器结构参考MIPS的体系结构进行设计。总线宽度为32位。 3、完成的MIPS指令集： R型：SLLV，SRAV，ADDU，SUBU，AND，OR，XOR，NOR，SLT，JR J型：J I型：BLTZ，BGTZ，BEQ，LW，SW，ADDIU，SLTI，ANDI，ORI，XORI。

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2022-05-07发布
Verilog Verilog

▍4. 本代码实现apb总线传输

本代码可实现apb总线的配置、传输等功能。代码已经经过仿真、验证，代码注释全面，简单易懂。本代码可实现apb总线的配置、传输等功能。代码已经经过仿真、验证，代码注释全面，简单易懂。本代码可实现apb总线的配置、传输等功能。代码已经经过仿真、验证，代码注释全面，简单易懂。

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2022-05-05发布
Verilog Verilog

▍5. Dcache设计

设计了一款Dcache，两路组相联，使用了LRU的替换算法。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

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2022-05-05发布
Verilog Verilog

▍6. ALU verilog

设计与实现的 ALU RISC 处理器。

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2022-05-05发布
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▍7. DAC verilog 的 Termometric 代码

Termometric 代码 DAC 的 14 位到 76 位 Verilog 语言。源 decoder.v 和 decoderTB.v

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2022-05-05发布
Verilog Verilog

▍8. upp 接口，verilog

FPGA之间通信，或者FPGA和DSP之间通信的接口协议，用verilog代码编写，验证可用！

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2022-05-05发布
Verilog Verilog

▍9. 基于MIPS架构的CPU

用Verilog写的基于MIPS架构的CPU，可以运行50多条指令，包括运算、分支、跳转、比较等指令，不过没有中断系统，大家可以考虑使用，我也是学校课程课设做的。。

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2022-05-05发布
Verilog Verilog

▍10. spi的verilog代码

spi协议的verilog实现，其中包括4个模块，可以达到很大的测试时钟频率，也已经通过了流片验证，FPGA验证。其中有防抖模块来减少防抖。通过状态机实现，既可以串并转换，可读可写

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2022-05-04发布
Verilog Verilog

▍11. VGA基础彩条测试实验

基于FPGA的VGA彩条测试实验，通过Verilog编写，程序通过一个key键控制几种显示模式之间的转换。。。分别有：纯色、彩条、过渡色、大方块、小方块等几种显示模式。。。因为都已在程序中设好，并没有加一些其他的模块调用。。。程序内的pll是48-40的，要用的话需根据需要更改。。分辨率有两种可供选择

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2022-05-04发布
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▍12. 译码器的Verilog hdl设计

实验内容1：利用case语句完成3-8线译码器的设计，并在Quartus Ⅱ中输入。 实验内容2：参照实验一完成3-8线译码器的Testbench文件的编写，并在Quartus Ⅱ中输入。 实验内容3：在Quartus Ⅱ中调用Modelsim完成仿真，得到仿真波形。

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2022-04-30发布
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▍13. ov5640驱动代码

ov5640的驱动代码，包括寄存器初始化，cmos图像的捕获，ddr内存的驱动，LCD驱动等。

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2022-04-30发布
Verilog Verilog

▍14. 2 X 2 位VEDIC乘法器的设计

在这个项目中古代VEDIC数学用于乘法运算。主要应用于数字信号处理器的乘数的加密算法。URTHVA TRIYAGBHYAM 佛经用来执行。UT 据说是纵向和横向的乘法。

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2022-04-30发布
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▍15. aynchronous fifo 项目

先入先出 (FIFO) 内存结构广泛用于缓冲处理块之间的数据传输。高性能、 高复杂度数字系统越来越多地被要求不同的模块之间传输数据，甚至不相关的时钟频率。双时钟 FIFO 是一个更复杂的函数，可提供高速数据缓冲对于异步时钟域应用程序。建议的设计利用了一种有效的内存数组结构，并可以运行在应用程序中存在多个时钟周期的延迟时间的地方。它还包括一个可配置的同步电路，同步异步信号 FIFO 内。

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2022-04-30发布
Verilog Verilog

▍16. 运动员反应时间测量电路

利用verilog编码，设计运动员反应测试时间的电路，共有三个输入，枪声、运动员和复位信号，另外，认为反应时间不可能小于200ms，因此当测量时间小于200ms时 会发出警报

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2022-04-30发布
Verilog Verilog

▍17. 简单的CPU（源代码和合成脚本）

应用背景此文件包含所有的源代码和脚本，以Altera公司的简单CPU的合成。500MHz时钟设计运行。 ；关键技术使用CLA提高速度的设计。这只是一个简单的CPU，它的结构很简单，它没有任何管道或类似的东西。

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2022-04-30发布
Verilog Verilog

▍18. iic从机代码

i2C slave功能模块的一种实现方式，简单易根据自己实际需求做修改，已经过FPGA验证可以很好的工作

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2022-04-30发布
Verilog Verilog

▍19. 黑金Alinx开发板DDR2读写控制器

应用背景该工程为黑金Alinx开发板配套项目，实现了实时视频采集与处理，代码架构完整清晰，非常适合视频处理算法的移植。关键技术该工程主要完成PAL制视频BT656格式的解码，视频数据DDR2存取，双线性插值放大及VGA输出，值得希望学习Altera ddr2 ip的同学参考借鉴~

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2022-04-28发布
Verilog Verilog

▍20. verilog触发器

verilog触发器，属于数字电子技术实验入门的资料。

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2022-04-28发布
Verilog Verilog

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