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运动员反应时间测量电路

于 2022-04-30 发布文件大小:17.03 MB

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代码说明：

利用verilog编码，设计运动员反应测试时间的电路，共有三个输入，枪声、运动员和复位信号，另外，认为反应时间不可能小于200ms，因此当测量时间小于200ms时会发出警报

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FPGA_four_num_code_lock
说明：基于EasyFPGA030的四位数字密码锁。(Based on the four-digit lock EasyFPGA030.)

2010-04-29 15:16:29下载

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DES加密算法的VHDL实现,采用流水线技术实现(The VHDL implement of DES encrypt algorithmic)

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MPSK-modulation-and-demodulati
MPSK调制与解调VHDL程序源代码与仿真(MPSK modulation and demodulation process and VHDL source code and simulation)

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hdmi
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FPGA_Seg7_dsp
关于VHDL和verilog的数码管显示程序，写的很好，值得参考。(About VHDL and verilog digital tube display program, write well, worth considering.)

2014-08-01 11:00:51下载

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2020-09-13 01:37:58下载

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LCD_test
this a example for the LCD for altera FPGA cyclone ii EP2C8. implemented in verilog. tested using altera EP2C8 fpga

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序列检测器的实现采用Verilog HDL模拟使用ModelSim

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归档
ddr3使用教学(DDR3 using teaching)

2018-03-19 09:57:19下载

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ad9288
使用FPGA控制AD9288，方便移植，可以拿来直接使用，适合新手学习(Use FPGA control AD9288, easy migration, can be used to directly use for novices to learn)

2021-04-21 08:58:49下载

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