Verilog - IMDN 开发者社群 - imdn.cn

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2024-12-25 15:38

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已选条件	编程语言：Verilog 代码类别：所有发布时间：近三天	全部撤销
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▍1. Verilog 的展位乘数

我们要提出新的 SRAM bitcell 以较少的功率消耗，读稳定性、面积小于现有的施密特触发器基于 SRAM 和其他现有的设计，通过新的设计相结合的虚拟接地与读取错误减少逻辑。可调滞回 CMOS 施密特触发器磁滞 CMOS 施密特触发器设计策略研究了电压控制电流下沉和/或采购晶体管，迟滞窗口可以轻松地移动而不更改其宽度。对 ST 反馈逆变器进行了修改，晶体管被绊倒的逻辑 "0" 和 "1" 的逻辑。

2022-07-26发布

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▍2. 基于fpga的别踩白块儿

这是一个用verilog硬件描述语言写的FPGA上的别踩白块儿游戏，工程建立在altera的quartus ii上，由液晶屏显示画面，小键盘操控，提供了一种比较好的编程思路，可以根据该程序的思想写出更多的游戏作品。

2022-07-26发布

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▍3. RS232协议的fpga实现

RS232协议的fpga实现，工业应用中可以灵活的应用ps2协议设备，并且可以快速修改，本协议是采用verilog实现的。

2022-07-25发布

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▍4. Verilog HDL程序LDPC编码器

LDPC编码的Verilog HDL程序源代码，包括仿真数据等，内容比较全，用quartusII仿真的。

2022-07-25发布

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▍5. 全加器verilog

一种简单的 verilog 代码为 full_adder 的。它是在模拟器和 xilinx spartan3E fpga 板测试。

2022-07-25发布

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▍6. 多周期CPU设计完整代码，可以直接跑

多周期CPU设计的全部完整代码，下载之后可以直接跑，实验课作业，已经通过检查，没有啥毛病。

2022-07-25发布

Verilog Verilog

▍7. 执行高速度低功率组合和时序电路使用可逆逻辑

摘要可逆逻辑本身是一个突出的、具有重要意义的技术，在这一技术中起着重要的作用

2022-07-24发布

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▍8. vga 控制器

这是语言代码的 vga 控制器，为使用 fpga 德 70 altera 和使用 quartus，此过程描述的水平像素计数器的操作。同步设置计数器为零 fpga_reset_n 应用时。计数器上的每个像素时钟的上升沿的递增。水平像素计数器的范围是 [0,793]。当计数器达到 793 时，它翻转为零在下一个周期。因此，该计数器有 794 像素时钟的期间。同为 25 MHz 的像素时钟，这一段时间的 31.76 μ s 转化。

2022-07-24发布

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▍9. IIC实现7个寄存器写数据

使用一个寄存器型参数来实现16位数据传完成后寄存器地址加1

2022-07-23发布

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▍10. AXI slave verilog 代码

自己写的 AXI slaver verilog code，希望带给大家一些启示

2022-07-23发布

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▍11. DE1-SOC开发板实验代码（新手入门）

本代码包适用于DE1-SOC开发板，本代码包适用于南昌大学2019EDA实验，使用Verilog HDL编写，代码包括六个实验：四位全加器、模可变计数器、序列检测器、交通灯、计数器、DDS。

2022-07-22发布

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▍12. ahb sram控制器设计

ahb总线的sram 控制器设计，支持8/16/32位传输，支持片选信号达到低功耗设计的目的。ahb增量传输和猝发传输二种方式。SRAM采用标准的SRAM产生器生成。自带mbist。代码经过验证。包含完整代码和验证环境

2022-07-22发布

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▍13. 以太网 1000

在PVI接收16位并行数字流（视频），其次是一个时钟信号（英尺= 29兆赫），小写字母

2022-07-21发布

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▍14. prbs编码FPGA实现

PRBS的验证就是PRBS的产生的反过程，具体方法是Transceiver接收端首先将收到的数据寄存一拍（并行请点击左侧文件开始预览！预览只提供20%的代码片段，完整代码需下载后查看加载中侵权举报

2022-07-20发布

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▍15. DE2_70_D5M_LTM

DE2_70_D5M_LTM主要是在DE2—70开发平台上的一个视频采集和LTM显示的历程，该平台可以作为图像处理和图像算法的硬件系统，还可以对系统进行改进和扩展，作为视频监控系统等

2022-07-20发布

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▍16. AXI协议的slave的verilog实现

AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问，并更加容易就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA 标准内容，满足超高性能和复杂的请点击左侧文件开始预览！预览只提供20%的代码片段，完整代码需下载后查看加载中侵权举报

2022-07-20发布

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▍17. FPGA实现以太网通信，TCP，UDP

通过调用三速以太网IP核，上层实现ARP,TCP,UDP协议，以太网芯片是88E1111，绝对可用，支持千兆以太网，GMII接口。

2022-07-20发布

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▍18. I2C 的ip核与testbench

I2C 的ip核与testbench，用verilog写的，包括master，slave reg

2022-07-20发布

Verilog Verilog

▍19. 异步fifo

常用的异步FIFO empty full 标志位读出剩余usedrd 写入数量usedwr

2022-07-20发布

Verilog Verilog

▍20. verilog实现同步FIFO模块

“同步”表示相同频率的时钟源，“ FIFO”表示先进先出的意思。 FIFO 的用意一般都是缓冲数据，另模块独立，让模块回避调用的束缚。同步 FIFO 是 RAM 的亚种，它基于 RAM，再加上先进先出的机制，学习同步 FIFO 就是学习如何建立先进先出的机制。

2022-07-19发布

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