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▍1. 锁相环设计及 fpga 实现

本文提出了基于 FPGA 用 Verilog 和其执行的锁相环设计。采用 Verilog HDL 设计了锁相环。针对采用赛灵思 ISE 12.1 模拟器用来模拟Verilog 代码。本文给出了锁相环的基本块的详细信息。在本文中，中详细描述了的锁相环实现。使用针对采用赛灵思及其仿真结果也是讨论了。它还提出了针对采用赛灵思 SPARTAN3E 锁相环设计的 FPGA 实现XC3S200 芯片，它的结果。锁相环设计 200 千赫的中心频率。的锁相环工作频率范围是设计的 189 Hz 至 215 千赫，锁系列

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2022-09-05发布
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▍2. 序列检测器

在计算机网络中像以太网，数字发送数据一位一次，非常高的速度。这种运动的数据通常被称为位流。一个特点是不幸的特别是在位流中的任何一位看起来与许多其他位相同。显然是重要的一个接收器能识别的比特流的重要特征。作为一个例子，它是消息的重要的是消息的明确的开始和结束。这是这份工作的特殊位序列被称为的标志。国旗是只是一位序列，充当的位流中的一个标记。在位流中检测一个标志采用序列检测器 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

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2022-09-05发布
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▍3. Altera FPGA配置AD5300 Verilog代码

Altera FPGA 利用SPI口配置外部DACAD5300的Verilog代码，代码经调试后运行稳定。友情提示，由于本人水平有限，代码不可避免存在问题，敬请谅解

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2022-09-05发布
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▍4. 1G以太网UDP

ARTIX7200T FPGA 与PC 之间进行的以太网数据通信, 通信协议采用 Ethernet UDP 通信协议。FPGA 通过 GMII 总线或 MII总线和以太网PHY 芯片通信, 再把数据通过网线发给 PC，或者把从 PC 接收的以太网数据传给 FPGA。 

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2022-09-04发布
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▍5. 维特比译码器发电机

这是维特比译码器 verilog 代码生成器进行测试和 FPGA 验证。

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2022-09-02发布
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▍6. verilog

lbus总线：一般是两个FPGA之间的相连接总线。或者其余器件与FPGA之间的数据总线。一般的时候会设计到双向数据总线。如何完成读写的控制？这里介绍一种简易稳定的处理方法。利用IOBUF完成双向总线。

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2022-09-02发布
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▍7. 一个两位数0-99升降计数器Verilog

这是一个0上下计数器的设计是为了在FPGA显示一七段显示的数字代码。这里的二七段已被编程代码中以这样的方式，他们可以显示0-99的数字。UD控制信号用于控制是否反会上升或下降取决于价值。&；nbsp；

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2022-09-01发布
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▍8. 基于Verilog的自动售卖机

基于Verilog的自动售卖机设计，利用数码管显示商品价格和找零，用LED灯的量灭表示选定的商品，用按键（按键设置了消抖模块）控制确认购买和选择和找零，购买并找零后重新跳回IDLE重新选择商品。

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2022-09-01发布
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▍9. Verilog实现的gardner算法

Verilog实现的定时同步gardner算法，工程中包括整个定时环路的Verilog实现。主要模块包括：内插滤波器，定时误差检测器，环路滤波器和数字振荡控制器。同步是通信系统中的一个非常重要的内容，由于收、发端不在一起，要使它们能步调一致地协调工作，必须通过同步系统来保证。同步系统工作性能的好坏，很大程度上决定了通信系统的质量。

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2022-08-26发布
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▍10. 基于AMBA总线的ahb_sram_slave设计资源

基于AMBA总线的sram slave设计，32位总线，支持8/16/32位数据读写，SRAM空间大小是64KB，单周期读写(本设计不支持wait，即hready都拉高) SRAM是一个单端口（FiFo是双端口，这里就是一边读写就行，就使用单端口），大小是8*8K,支持低功耗（工作状态的功耗是low power standby 状态的几百倍），支持BIST 也预留了DFT port端口，可以有三种Model：function，BIST，DFT

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2022-08-25发布
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▍11. CAN总线通信

can总线通信参考资料，实现can总线通信传输

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2022-08-25发布
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▍12. MAX2839 SPI寄存器

MAX2839寄存器配置  spi程序                                                                                                                                                                  &nbs

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2022-08-25发布
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▍13. SOPC PWM IP

阿特拉的AVALON总想上的PWM IP,可以实现占空比和频率的调节，可以接入AVALON总线,通过NIOS 2 CPU进行操作。

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2022-08-24发布
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▍14. 视频解码RGB转YUV模块（verilog)

视频解码之RGB转YUV模块，用verilog语言实现 RGB和YUV都是色彩空间，用于表示颜色，两者可以相互转化。 YUV（亦称YCrCb）是被欧洲电视系统所采用的一种颜色编码方法（属于PAL）。YUV主要用于优化彩色视频信号的传输，使其向后兼容老式黑白电视。与R GB视频信号传输相比，它最大的优点在于只需占用极少的带宽（RGB要求三个独立的视频信号同时传输）。      中"Y"表示明亮度（Lumina nce或Luma），也就是灰阶值；是个基带信号。而"U"和"V"表示的则是色度（Chrominance或Chroma），作用是描述影像色彩及饱和度，用于指定像素的颜色。U和V不是基带信号，它俩是被正交调制了的。 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

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2022-08-23发布
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▍15. 速率发生器

这个程序是用来划分时钟，实现9600个传输速率的。该代码是在10兆赫的时钟频率运行。它计算特定的传输速率所需的比特数；

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2022-08-22发布
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▍16. Verilog Booth 型乘法器

此文件描述的 verilog booth 型乘法器的代码。源代码是模拟和验证效果会更好

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2022-08-21发布
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▍17. ds18b20 verilog 驱动

这是完整的verilog控制ds18b20的程序，已在板子上运行了很长时间，很稳定，200M以下时钟皆可稳定运行（我是按照200M来设计的），上传的文件格式为.dat（在此不说明原因），下载后修改后缀名为.v即可使用，我也是为了积分才上传的，绝对可信，

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2022-08-21发布
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▍18. LED loop example

资源描述Xilinx FPGA板子实现LED 循环亮灯的例子，对初学者学习Verilog硬件描述语言非常有帮助！

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2022-08-21发布
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▍19. Lab12：4位移位寄存器的的设计与实现

如题所属，简单实现了所需要的4位移位寄存器的功能，简单明了。实现的方式是直接用时钟控制周期，不断循环，根据最后一位的数据不断前移产生的字串系列。需要注意的是时钟的频率太高，需要很大的降频控制才能达到1秒左右的移位周期，修改时请注意。本实验作为实验系列第12个出现，更多详情敬请期待。

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2022-08-21发布
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▍20. 变采样滤波器的FPGA实现（25M<-->30.72M变采样）

已经应用到USRP N210中，实现的部分是25M-->30.72M的变采样，以适应LTE协议对物理层的要求，代码已经仿真验证，并且在USRP的板子中实现（XIlinx）

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2022-08-20发布
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