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FPGA_emif
接口模块，通过对高位地址的编码可实现在一个FPGA中配置四个独立的功能模块，每个功能模块具有一个带FIFO的输出口和13个独立的可由DSP读写的寄存器，寄存器功能可自定义。模块还包含两个全局寄存器，可实现全局复位，中断等功能。该模块以应用于实际的项目中，目前运行良好(FPGA to emif)
- 2020-12-04 10:59:26下载
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tdm_latest[1]
TDM，就是时分复用。本程序完成4通道，没通道最多32路64K信号的交换，就是说可以完成32x4个电话信号交换(TDM, is time-division multiplexing. The process is complete 4-channel, no channel up to 64K 32 to exchange signals, that can be done 32x4 telephone signal exchange)
- 2010-07-07 15:28:06下载
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TimingController
能够实现 LCD时序驱动,通常cpu送出的信号为data bus信号，液晶屏幕并不能正常显示，需要lcd driver(LCD timing controller, usually cpu send out the data bus signal, so the lcd driver can t display normally, need the driver)
- 2011-02-15 21:05:08下载
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6b9074ce1a0287439b03d7463ac22bb3
测温，数码管显示，基于FPGA 的verilog程序，基于DS18B20(Temperature measurement)
- 2018-03-10 20:40:59下载
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tlc549
数字电压表的实现，VHDL语言实现，AD采用TLC549，通过学习，了解AD采集过程(The realization of digital voltage meter, VHDL language, AD using TLC549, by learning to understand the acquisition process AD)
- 2009-07-09 09:15:15下载
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CRC _ Verilog 16
vivado工程下的Verilog语言的CRC_16,并行输入任意字节长度，均可求出来，数据的校验码，代码给的是512个字节宽度的数据源，长度可以自行修改，亲测实际工程~~~
- 2022-01-29 03:28:35下载
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给出了SVPWM算法的详细FPGA实现方法！(A detailed FPGA SVPWM algorithm to achieve the method!)
- 2017-04-05 13:50:53下载
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digital_clock
说明： 数字钟通过verilog实现，并且支持Modelsim仿真，通过实验验证(The digital clock is implemented by Verilog and supports Modelsim simulation)
- 2020-06-18 05:00:02下载
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sp605_BRD_rdf0033_13.2_c
spartan605评估板测试代码。xilinx官方资料(spartan605 uation board test code)
- 2014-12-23 22:27:45下载
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16_QAM
用verilog 语言编译16QAM调制(a great complied code of 16QAM modulation for OFDM)
- 2013-09-02 16:23:40下载
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