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FPGA2-DSP2-EDMA
例程是基于quartus的，FPGA通过EMIF给DSP发送数据，里面包含了一个简单的状态机和一个基于IP核的fifo，适合初学者(Routine is the FPGA to send data to the DSP via EMIF, which contains a simple state machine and an IP-based core fifo, suitable for beginners)
- 2020-12-04 16:09:24下载
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Avt_S6LX9_MicroBoard_UCF_110127
Avt_S6LX9_MicroBoard_UCF_110127，有关xilinx spartan6开发板的相关参考设计。(Adding Custom IP to an Embedded System, the relevant reference on xilinx design.)
- 2013-07-03 11:26:20下载
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(15-7-2)BCH
Verilog HDL 语言编写的（15，7,2）BCH编码和译码功能(Verilog HDL language (15,7,2) BCH encoding and decoding functions)
- 2020-10-29 11:19:57下载
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fir
该程序实现了一个FIR滤波加速器，该程序在FPGA板上开发，通过使用VHDL语言来定义RS232端口的使用(design a FIR Filter Accelerator based on FPGA board and RS232 interface using VHDL language. )
- 2013-06-07 06:27:32下载
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对于功能的宽边测试阵列架构采用Verilog共享的逻辑
应用背景当内置测试生成用于设计，可以划分为逻辑块，它是有利的确定测试具有相似特性的块组，并使用每个组中的块相同的内置测试生成逻辑。本文研究这一问题的一个内置的测试生成方法，产生功能的宽边的测试。功能的宽边的测试是重要的解决延迟故障检测及避免过大的功耗在测试中应用。本文讨论了测试生成的设计一组逻辑块，以及组的选择。关键技术并；宽边的功能测试[ 4 ]确保扫描状态是一个电路可以输入的状态在功能操作，或可到达状态。为宽边测试[ 5 ]，他们在一个初始的时钟周期的两个时钟周期运行的电路扫描状态。这一结果在一二种模式测试中的应用。自状态扫描是一个可到达状态，2个模式测试需要的电路通过状态转换，保证在功能上是可行的运行。检测到的延迟故障也会影响到功能操作，目前的要求不超过那些可能在功能操作过程中。这减轻了过度测试所描述的类型在[ 1 ]中[ 3 ]。此外，在快速功能时钟的功耗功能的宽边测试周期不超过可能在功能操作。
- 2022-10-29 12:55:03下载
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Verilog code gen
根据配置生成verilog module
可用于生成模块顶层接口，寄存器接口；
集成若干个模块；
生成模块简单testbench；
- 2022-10-30 07:25:03下载
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jiaotongdeng
十字路口交通灯的单片机控制源代码 红黄绿三灯 还有数码管时间显示(Intersection traffic lights SCM source code red yellow three lights and LED time display)
- 2011-08-07 23:34:04下载
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zhuangtaiji
这是一个最最常用的用vhdl写的状态机，几乎哪儿都用得到(a very good state machine)
- 2009-03-14 19:25:29下载
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sdrm 仿真模型
Micron 256Mb SDRAM Verilog model，经无数次验证仿真通过，绝对OK版，能严格的查出你代码中的时序，功能等各种问题。仿真通过后的代码上板子接实际的sdrm也是一次性通过哦！
- 2022-02-11 18:27:28下载
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DDSVHDLCODE
本人收集的多个VHDL语言编写的正弦波发生器以及SPWM程序。(I collected multiple VHDL language of sine wave generator SPWM program.)
- 2021-04-06 22:39:02下载
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