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  1. 编程语言：Verilog
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▍1. FPGA 蜂鸣器

  1.     蜂鸣器实验 （1）    频率设定 音乐来自震动，为了区别音调，需要有不同的震动频率。制作一个最底层的变频器，依据传入的分频值从100MHZ分频至相应音调的震动频率，将这一震荡信号接到蜂鸣器。 为了标志低中高

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2022-02-13发布
Verilog Verilog

▍2. FPGA 逻辑分析仪

quartus verilog 逻辑分析仪， 检测数字信号（与示波器检测模拟信号对应），vga显示输出。经过本人调试可用。

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2022-02-13发布
Verilog Verilog

▍3. FPGA数字钟

基于xilinx公司的Basys2开发板开发的FPGA数字钟，实现了时钟、闹钟和秒表等功能,同时包含了测试程序。使用Verilog语言编写，开发软件为Xilinx ISE Design Suite 13.4。

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2022-02-13发布
Verilog Verilog

▍4. 基于UVM的 CRC电路验证程序

基于UVM的CRC电路验证程序，包含基本的CRC电路模块，testbench，给出了UVM的实现

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2022-02-13发布
Verilog Verilog

▍5. VHDL 电子琴

是有verilog编程的电子琴的源程序，可以在xilinx软件中运行，并实现音乐的自动播放，还有弹奏的功能。

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2022-02-13发布
Verilog Verilog

▍6. verilog 代码

下面的文件，包括各种RTL代码一样，全加器，defparam例如，还包括位运算符，逻辑运算符和多家运营商，半加器，复用器，多路复用器。这可能会帮助你理解的Verilog整个概念。

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2022-02-13发布
Verilog Verilog

▍7. booth乘法器verilog源代码

源文件中的代码是基于BOOTH2算法的32位乘法器，并且采用了4:2压缩器，并且进行了实际的仿真，直接运行就可以通过，代码通俗易懂，具有很好的参考意义，可以供初学者使用和参考。欢迎大家下载！

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2022-02-12发布
Verilog Verilog

▍8. JK触发器

JK触发器，基于verilog编写，JK触发器和触发器中最基本的RS触发器结构相似，其区别在于，RS触发器不允许R与S同时为1，而JK触发器允许J与K同时为1。当J与K同时变为1的同时，输出的值状态会反转。也就是说，原来是0的话，变成1；原来是1的话，变成0。

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2022-02-12发布
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▍9. 基于FPGA的QPSK调制解调

基于FPGA的QPSK调制解调，正交调制输出，解调包括NCO,载波同步，定时同步。modelsim仿真实测通过。

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2022-02-12发布
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▍10. verilog语言的fpga全数字锁相环ADPLL程序

应用背景ADPLL数字锁相环在fpga上工程中有广泛的应用，程序有verilog语言编写关键技术全数字锁相环ADPLL由verilog HDL语言编写在FPGA上使用。

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2022-02-12发布
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▍11. 超声测距系统

主要使用特权同学spatan6开发板实现的，适合学习设计超声检测系统的作为初步学习

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2022-02-12发布
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▍12. 基于FPGA的数字时钟设计

基于FPGA的数字时钟设计，通过lcd1602显示时钟，时钟可调节，主要针对学习用FPGA来驱动lcd1602显示，以及学习verilog硬件描述语言。

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2022-02-12发布
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▍13. 1 bit full adder

`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company:  // Engineer:  //  // Create Date:    19:40:20 01/09/2019  // Design Name:  // Module Name:    fulladder  // Project Name:  // Target Devices:  // Tool versions:  // Description:  // // Dependencies:  // // Revision:  // Revision 0.01 - File Created // Additional Comments:  // ////////////////////////////////////////////////////////////////////////////////// module fulladder(     input a, b, cin,     output s, cout     ); assign s=a^b^cin; assign cout= a&b| b&cin | cin&a; endmodule

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2022-02-12发布
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▍14. 16位乘法器

基于Verilog语言的乘法器，带注释，帮助理解数字集成电路设计的乘法器实现，佩带modelsim仿真 基于Verilog语言的乘法器，带注释，帮助理解数字集成电路设计的乘法器实现，佩带modelsim仿真

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2022-02-11发布
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▍15. ALU con operaciones de suma · · 雷斯塔

》 后简单 que 准许 observar la programación de diversas funcionalidades en una ALU en verilog 的 usando instrucciones de 》 后 muy 明了。

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2022-02-11发布
Verilog Verilog

▍16. 基于MAX485芯片的RS485通信Verilog代码

经过FPGA调试，可以运行。但是不同版本的Quarters软件，在仿真编译上会有问题，可以引用源码，自己再修改设计。此方案只是简单的设计方案，可以在此基础上增加更详细的功能，仅供初学者参考设计。

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2022-02-11发布
Verilog Verilog

▍17. sdrm 仿真模型

Micron 256Mb SDRAM Verilog model，经无数次验证仿真通过，绝对OK版，能严格的查出你代码中的时序，功能等各种问题。仿真通过后的代码上板子接实际的sdrm也是一次性通过哦！

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2022-02-11发布
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▍18. 串口接收模块 Verilog serial port receiver module

串口接收模块 Verilog serial port receiver module，包含bps产生模块，电平检测模块和控制模块

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2022-02-11发布
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▍19. verilog 设计流水灯

流水灯在Verilog语言下的分模块设计。分别是时钟脉冲+计数器+LED控制

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2022-02-11发布
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▍20. LED灯闪烁verilog

verilog语言初步学习，点灯操作，对于初学者比较实用。verilog语言初步学习，点灯操作，对于初学者比较实用。verilog语言初步学习，点灯操作，对于初学者比较实用。

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2022-02-10发布
Verilog Verilog

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