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JK触发器

于 2022-02-12 发布 文件大小:391.77 kB
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代码说明:

JK触发器,基于verilog编写,JK触发器和触发器中最基本的RS触发器结构相似,其区别在于,RS触发器不允许R与S同时为1,而JK触发器允许J与K同时为1。当J与K同时变为1的同时,输出的值状态会反转。也就是说,原来是0的话,变成1;原来是1的话,变成0。

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