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1 bit full adder

于 2022-02-12 发布 文件大小:1.02 kB
0 86
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代码说明:

`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company:  // Engineer:  //  // Create Date:    19:40:20 01/09/2019  // Design Name:  // Module Name:    fulladder  // Project Name:  // Target Devices:  // Tool versions:  // Description:  // // Dependencies:  // // Revision:  // Revision 0.01 - File Created // Additional Comments:  // ////////////////////////////////////////////////////////////////////////////////// module fulladder(     input a, b, cin,     output s, cout     ); assign s=a^b^cin; assign cout= a&b| b&cin | cin&a; endmodule

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  • Mashayan
    rebuild file in check for
    2018-01-27 16:36:35下载
    积分:1
  • Clock_1602
    基于FPGA的1602时钟显示,驱动1602显示时钟,矩阵键盘调时(1602 FPGA-based clock display, clock display driver 1602, when the transfer matrix keyboard)
    2011-06-29 00:58:51下载
    积分:1
  • xilinx_edk_9.2_crack
    xilinx edk 9.2 破解器/注册机(xilinx edk 9.2 crack)
    2021-03-29 15:09:10下载
    积分:1
  • 单周期完成版
    写一个单周期处理器运行一段mips指令,并包含mips指令转汇编码的程序(Write a single cycle processor to run a section of MIPS instruction)
    2020-07-03 04:20:02下载
    积分:1
  • 80211_Transmitter_VerilogHDL
    802.11a Transmitter implementation Using Verilog
    2021-01-20 15:28:41下载
    积分:1
  • biaojue4
    此代码实现4人表决功能,4人中有三人同意即为通过。(Four voting)
    2013-10-29 21:46:07下载
    积分:1
  • 256点FFT
    基2-256点的Verilog HDL代码。具体程序结构说明参考word文档。                                                                                               
    2022-07-15 07:00:36下载
    积分:1
  • 1553B总线接口技术研究及FPGA实现
    基于FPGA的1553b接口设计详细设计论文(1553B design based on FPGA)
    2019-04-18 11:02:52下载
    积分:1
  • SoC-Design-DDR3-Controller-master
    说明:  难得的soc设计用的ddr3 verilog,可用于学习!!!!!有datasheet ,可仿真(soc ddr3 verilog for study !!)
    2020-06-22 17:07:57下载
    积分:1
  • 二进制神经网络(BNN)bnn-fpga-master
    说明:  bnn-fpga是FPGA上CIFAR-10的二进制神经网络(BNN)加速器的开源实现。 加速器针对低功耗嵌入式现场可编程SoC,并在Zedboard上进行了测试。 在编写CIFAR-10测试集中的10000张图像时,错误率是11.19%。(bnn-fpga is an open-source implementation of a binarized neural network (BNN) accelerator for CIFAR-10 on FPGA. The architecture and training of the BNN is proposed by Courbarieaux et al. and open-source Python code is available. Our accelerator targets low-power embedded field-programmable SoCs and was tested on a Zedboard. At time of writing the error rate on the 10000 images in the CIFAR-10 test set is 11.19%.)
    2020-07-27 07:02:34下载
    积分:1
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