Verilog - IMDN 开发者社群

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木槿暖夏

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已选条件	编程语言：Verilog 代码类别：所有发布时间：今天	全部撤销
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▍1. Verilog H264

基于verilog的H.264视频压缩技术的源代码，包括verilog源代码，以及仿真波形文件，希望对大家有用-verilog h.264,

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2022-05-23发布

Verilog Verilog

▍2. 基2_8点fft运算的verilog代码

这个程序是verilog代码，可以综合，同时带有testbench测试程序，可以用modelsim仿真实现。基于2的8点fft运算，分模块设计，比较简单，同时利于初学者学习。

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2022-05-22发布

Verilog Verilog

FIFO is a First-In-First-Out memory queue with control logic that manages the read and write operations, generates status flags, and provides optional handshake signals for interfacing with the user logic. It is often used to control the flow of data between source and destination. FIFO can be classified as synchronous or asynchronous depending on whether same clock or different (asynchronous) clocks control the read and write operations. In this project the objective is to design, verify and synthesize a synchronous FIFO using binary coded read and write pointers to address the memory array. FFIO full and empty flags are generated and passed on to source and destination logics, respectively, to pre-empt any overflow or underflow of data. In this way data integrity between source and destination is maintained. The RTL description for the FIFO is

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2022-05-22发布

Verilog Verilog

▍4. FPGA I2C IP

应用背景i2cSlave is a minimalist I2C slave IP core that provides the basic framework for the implementation of custom I2C slave devices. The core provides a means to read and write up to 256 8-byte registers. These registers can be connected to the users custom logic, thus implementing a simple control and status interface.关键技术The core has up 256 registers that can be accessed via I2C. I2C write operations are used to set the register address pointer, and write the register data. I2C reads are used to read the register data. Successive data reads or writes result in data being read or written from incremental register addresses. There is no limit on how much data can be read or written in a single access, but the internal register address pointer will wrap round to 0 once it reaches 255. Note that the address pointer is not initialized at reset, and the address pointer must

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2022-05-22发布

Verilog Verilog

▍5. 国密SM4 verilog实现

国密SM4 verilog 实现本算法是一个分组算法。该算法的分组长度为128比特，密钥长度为128比特。加密算法与密钥扩展算法都采用32轮非线性迭代结构。

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2022-05-21发布

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▍6. UART的Verilog代码

资源描述数据传输发生在芯片内部，在芯片内部和系统之间也有。因为它是异步时钟，将没有方法来建立时钟分配技术。

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2022-05-21发布

Verilog Verilog

▍7. 32位浮点数乘法

32位浮点数乘法指令，在quareus13.0平台下编译，在modesim仿真数据正确

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2022-05-20发布

Verilog Verilog

▍8. VGA256显示verilog程序

本程序是VGA256色方块显示的verilog HDL代码，包括XILINX系列virtex5 FPGA芯片的约束程序，用相应的板子连上VGA接口到显示屏上可以实现显示，显示分辨率1024×768，包括行场同步信号消隐程序、有效区域显示和256色VGA显示程序，代码安全可靠。

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2022-05-20发布

Verilog Verilog

▍9. verilog语言秒表程序源代码及时序图

用verilog语言详细编写的源代码及顶层文件，含有时序图分析。要求有Quartus2开发环境。

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2022-05-20发布

Verilog Verilog

▍10. 加法器和乘数

不同类型的加法器和乘法器在 verilog 中实现。这些都是：携带看加法器，carryskip 加法器，booth 型乘法器，阵列乘法器

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2022-05-20发布

Verilog Verilog

▍11. System Veirlog实现的AHB总线

使用System Veirlog实现的了AHB总线的全部功能，支持SPILI传输，支持RETRY传输，使用固定优先级仲裁机制，并写了两个简单的主从设备验证了总线的功能。Veirlog也可以如此实现

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2022-05-20发布

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▍12. 同步 FIFO 设计 Verilog 代码

同步 FIFO 的 Verilog 设计代码。核查 Env 可以围绕它 SV 或 UVM。数据宽度是 8 位和 FIFO 深度是 2 ^3 = 8

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2022-05-19发布

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▍13. 密码连接器

这是我试图实现键盘的代码，但它有一些错误，我不知道，但如果你有能力使它正确，请纠正它，并再次上传

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2022-05-19发布

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▍14. UART module Verilog codes and guidance

Verilog codes of UART modules and guidances of UART

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2022-05-19发布

Verilog Verilog

▍15. 进位保存加法器

16位进位加法器保存，它的Verilog代码，使用XILINX的描述和仿真，Modelsim的

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2022-05-19发布

Verilog Verilog

▍16. FPGA中常用的上升沿检测和下降沿检测代码以及检测是否有边沿，使用的verilog hdl语言

FPGA中常用的上升沿检测和下降沿检测代码以及检测是否有边沿，使用的verilog hdl语言，有几个写法，附带仿真时序，可以下载学习一下

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2022-05-18发布

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▍17. 浮动点加法器 32 位

浮点加法器 32 位使用 verilogused 添加 2 浮点数......

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2022-05-18发布

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▍18. 加密算法的 VLSI 实现

你好，每一个这是实现的 RC4 加密算法，开发基于从互联网采取的想法它是非常易于使用：的步骤： 1：首先，发出复位 (rst) 步: 2:将密码字节--加载到的 password_input 端口。密码的长度是 KEY_SIZE 一步： 3：执行密钥扩展的问题 768 时钟一步： 4：该模块丢弃根据 RFC 4345 流的第一次弱字节 1536年时钟稍候。一步： 5：现在，您应该开始接收通过输出总线，一个字节的伪随机流每个时钟。Output_ready 信号信号在输出 K.当存在一个有效的字节时加密：通过互联网通信需要对传输数据的每一位应该是很高安全加密虽然因此转移 RC4 来玩。这种算法瀑布流密码，可在其中一点一点地执行加密的类别下。

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2022-05-17发布

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