▍1. 基于vhdl的dds设计
基于vhdl的dds任意函数发生器的实现和仿真
更多选项
▍2. DE2 development company for the altera board SD_Card_Audio examples
用于altera公司DE2开发板上SD_Card_Audio的实例-DE2 development company for the altera board SD_Card_Audio examples
▍3. FPGA设计全流程－软件综合使用、
FPGA设计全流程－软件综合使用、 -FPGA design of the whole process- the integrated use of software, FPGA design of the whole process- the integrated use of software,
▍4. FPGA core code, can be directly used in engineering.
FPGA核心代码，可在工程中直接使用。-FPGA core code, can be directly used in engineering.
▍5. UART模块用VHDL。
用VHDL语言编写的串口通讯模块，可以实现发送和接受功能。-A UART module writen in VHDL.
▍6. HDB3 ENCODING AND DECODING METHOD
HDB3 ENCODING AND DECODING METHOD
▍7. verilog实现的“BCD/七段译码器”。
verilog实现的“BCD/七段译码器”。-verilog implementation " BCD/Seven-Segment Decoder."
▍8. 基于fpga的正弦波发生器设计，有一定的参考价值，写的比较详细...
基于fpga的正弦波发生器设计，有一定的参考价值，写的比较详细-The sine wave generator based on FPGA design, have a certain reference value, a more detailed written
▍9. 量化核心的FPGA实现
应用背景转换后的8´8块现在由64个DCT系数。第一个系数F（0,0）是直流分量和其他63个系数交流元件。直流分量F（0,0）是基本和64像素输入8´8像素块乘以缩放因子（1 / 4）C（0）C（0）= 1 / 8如图3为（美国，五）。和公司；及；及；及；及；及；及；及；及；压缩过程中的量化的变换系数。每一个64个DCT系数进行均匀量化。64量化步长对64个DCT系数量化参数形成一个8´8量化矩阵。每个在量化矩阵中的元素是1和255之间的整数。每个DCT系数F（u，v）除以相应的量化步长参数q（u，v）在量化矩阵，并将其为最近的整数：关键技术量化过程在JPEG图像压缩的关键作用。它是消除在原始图像中出现的高频率的过程。我们这样做，是因为这样的事实，眼睛是更敏感的低空间频率比更高的频率。这是通过除以值在高具有较大值的向量（更高频率的振幅）的索引比的值除以较低的频率的幅度。的在量化表中更大的值是由这个引入的更大的错误有损过程，视觉质量越小。和公司；及；与；与；与；与；与；与；与；与；与；事实是，在大多数图像中的颜色变化缓慢从一个像素到另一个。所以，大多数图像将有少量的高细节，少量的高空间频率，并拥有大量的图像信息中包含的低空间频率。
▍10. 寄存器的VHDL源码.可能有点简单 新手大家间量 希望和大家学习...
寄存器的VHDL源码.可能有点简单 新手大家间量 希望和大家学习-VHDL source register. May be a bit simple volume between novice you would like to learn
▍11. Using VHDL hardware language to achieve the top level of the IIC control procedu...
用VHDL硬件语言实现的iic顶层控制程序-Using VHDL hardware language to achieve the top level of the IIC control procedures
▍12. VHDL fft 源程序，直接运行就可以，很好的一个程序
VHDL fft 源程序，直接运行就可以，很好的一个程序-VHDL fft source code can be run directly, a very good program
▍13. 实验课的作业，包括半加器、全加器、加/减法器，使用逻辑图和VHDl描述，包括分析和报告。...
实验课的作业，包括半加器、全加器、加/减法器，使用逻辑图和VHDl描述，包括分析和报告。-experiment include the operation of a half adder, full adder, plus/subtraction device, and the use of logic diagram VHDl description, including analysis and reporting.
▍15. 基于FPGA五子棋显示verilog源代码
基于FPGA的verilog语言描述五子棋游戏中的棋框显示，应用VGA显示原理，用不同的颜色显示边框。以及根据棋子输入的要求，显示相应的棋子，不同的颜色显示不同的棋框和棋子
▍16. 这些是Verilog文件但我上传文本格式（记事本）
these are verilog files but i am uploading in text(notepad) format
▍17. modelsim tutorial to learn only
modelsim教程仅供学习-modelsim tutorial to learn only
▍19. 这是一个在FPGA上实现CRC算法的程序，包含了CRC
这是一个在FPGA上实现CRC算法的程序，包含了CRC-8,CRC-12,CRC-16,CRC-CCIT,CRC-32一共五种校验形式。-err
▍20. verilog实现的1024位的大数模逆算法，引入RAM作为数据通道
verilog实现的1024位的大数模逆算法，引入RAM作为数据通道-verilog to achieve the 1024 Modular inverse algorithms, the introduction of RAM as a data channel
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