Verilog - IMDN 开发者社群

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松坂砂糖

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木槿暖夏

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2024-12-24 23:29

已选条件	编程语言：Verilog 代码类别：所有发布时间：近三天	全部撤销
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代码类别	所有 *行业应用 .net 2D图形编程 3D图形编程 3D打印 3G/4G/5G ACM算法 ASP/.NET编程 ActiveX/DCOM/ATL Ajax Applet Audio BREW BREW编程 Bootstrap C# CA CAD CMS系统 DNA DSP DVD Delphi DirextX Downloads Email FlashMX/Flex Ftp GDI GDI/图象编程 GIS GO语言编程 GPS ICQ ICQ弱点检测代码 IP IP电话/视频会议 Internet/IE J2ME Java JavaScript/JQuery Java书籍 Java编程 Jsp/Servlet LabView Linux/Unix ListView/ListBox MTK MacOS Maple Modem MongoDB MySQL NoSQL Node.js OA系统 OpenCV OpenGL Oracle P2P P2P编程 PHP编程 Perl编程 PlugIns PostgreSQL PropertySheet Python编程 QNX RFID RichEdit Ruby编程 SCSI/ASPI SNMP SQL Server STL Shell SilverLight Sqlite Static Static控件 Symbian TAPI TCP/IP Tab Telnet Telnet客户端 Telnet服务器 TreeView USB USB编程 Unity3D VC VHDL/FPGA/Verilog VTK VxWorks WEB WEB开发 WEB邮件程序 Websocket编程 Web商城 Web服务器 Windows Windows CE Windows Phone Windows编程 android comsol iPhone/iOS mathematica matlab midi mpeg/mp3 uCOS web视频/语音聊天 xml/soap/webservice 中间件编程串口编程书籍源码云计算交通/航空行业人工智能/神经网络/深度学习人物传记/成功经验代理服务器仿真建模企业管理传真(Fax)编程信息检索与抽取光学技术其他其他书籍其他小程序其他嵌入式/单片机内容其他数据库其他智力游戏其他游戏其他行业分形几何前端开发加密解密化学计算区块链开发医药行业单片机开发博客压缩解压句法分析图形/文字识别图形图像处理图形图象图片显示土木工程垃圾文件夹外挂编程多国语言处理多媒体多媒体编程多显示器编程大数据家庭/个人应用对话框与窗口射击游戏屏幕保护嵌入式/单片机/硬件编程嵌入式Linux 工具条工程标准规范并口编程并行计算开源硬件弱点检测代码微信小程序微处理器开发手机WAP编程手机彩信(MMS)编程手机短信编程打印编程扫描程序技术管理按钮控件控制台编程搜索引擎操作系统开发教育系统应用数值算法/人工智能数学计算数据库系统数据库编程数据挖掘数据结构文件操作文件格式文本生成文章/文档易语言编程机器人机器翻译杀毒棋牌游戏模拟服务器汇编语言汽车电子软硬件开发波变换流媒体/Mpeg4/MP4 浏览器游戏游戏引擎源码/资料物理计算物联网状态条生物技术电子书籍电子政务应用界面编程百货/超市行业知识挖掘破解硬件设计磁盘编程移动互联网开发系统/网络安全系统编程系统设计方案组合框控件绘图程序编译器/解释器编辑器/阅读器编辑框网址推荐网格计算网络网络截获/分析网络编程聊天室能源行业(电力石油煤炭) 芯片资料菜单虚拟/增强现实-VR/AR 行业发展研究视频捕捉/采集认证考试资料论坛词法分析语义分析语音压缩语音合成与识别软件工程软件测试软件设计/软件工程输入法编程进化算法进程与线程远程控制编程通讯编程通讯编程文档邮电通讯系统酒店行业金融证券系统钩子与API截获防火墙与安全工具驱动编程	更多收起
发布时间	不限今天近三天一周内一月内半年内一年内

更多选项

▍1. H.264解码Verilog

写得好的H.264/AVC基线解码器IP核。也包含testbench文件。请点击左侧文件开始预览！预览只提供20%的代码片段，完整代码需下载后查看加载中侵权举报

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2022-03-10发布

Verilog Verilog

应用背景这里的代码文件中所包含的电子与尊重加法器，结果和截图的加法器，加法器或夏天是一个数字逻辑电路进行数字的加法。在许多计算机和其他类型的处理器，加法器用于不仅是在算术逻辑单元，而且在处理器的其它部分，在那里他们被用来计算地址表指标、递增和递减运算符，和类似的操作。虽然加法器可以构造许多数值表示，如二进制编码的十进制或余三，最常见的加法操作的二进制数。在情况下，二进制补码或反码是用来表示负数，它是微不足道的修改成–加法器加法器减法器。其他符号数表示需要一个更复杂的加法器。关键技术这是文件包含所有类型的加法器是使用Verilog和silmulated在Xilinx回报等硬件描述语言Verilog软件编程语言不同，因为

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2022-03-10发布

Verilog Verilog

▍3. FPGA串口调试程序

用xilinx ISE软件实现串口调试的程序其中，包含FIFO的一个IP核用于缓存数据

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2022-03-10发布

Verilog Verilog

▍4. FPGA 的数字闹钟

这个项目旨在在 FPGA 上实现数字闹钟的功能。尽快 FPGA 打开时，时钟就开始了。可以使用 FPGA 板上提供 dip 开关设置报警。通过相应的 dip 开关指示灯表明了这一点。计数器保持工作，一旦报警消除，像声音放大通过扬声器蜂鸣器。该项目是充分的。享受它吧！

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2022-03-10发布

Verilog Verilog

▍5. 8 位处理器验证码

这一项目可以用于核查 8 位处理器的性能。您可以开发你自己的 8 位处理器和验证通过代码。此代码是有用的 verilog 平台。

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2022-03-10发布

Verilog Verilog

▍6. 锁相环LMX2531的verilog配置程序

本源码采用verilog程序编写，用于配置锁相环LMX2531的寄存器，输出频率为1 GHz，寄存器的值已经经过验证，时钟输出频率没有问题，采用三段式状态机编写，顺带配置了一个AD器件，请读者选择重点参考。

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2022-03-10发布

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▍7. aes 引擎核心

128 位 aesverilog 代码对于很多核心处理器阵列平行 aes 引擎

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2022-03-09发布

Verilog Verilog

▍8. PCIslave代码，买开发板带的，有一定的参考价值～

买开发板带的pcislave代码，实际应用时需要改一下，看看如果有参考价值（下载的人多），后面再把其他代码也上传～～～

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2022-03-09发布

Verilog Verilog

▍9. 串口verilog实现

此程序完成的是接收上位机发送的多字节串口数据的工作，并把不同的字节分配给不同的寄存器，以完成相应的控制工作。因此有必要说明一下上位机发送的数据结构。上位机通过串口给FPGA发送两组信号，每一组发送5个字节（可根据自己的实际需要修改），不同字节控制不同的功能。第一组是根据选择的波形、填写的频率以及选择输出信号的时域还是频域，给FPGA发送不同的参数。点击发送数据按钮后一共发送5个字节的数据。第一个字节发送监测信号，设为0x00，标识发送的是波形设置的数据；第二个字节发送的是进行波形选择的信号；第三和第四个字节发送的是波形频率的低8位数据和高8位数据；最后一个字节发送的是选择输出是时域还是频域的信号。第二组是根据填写的频率给FPGA发送不同的参数。点击开始滤波按钮后一共发送5个字节的数据。第一个字节发送监测信号，设为0x01，标识发送的是滤波器设置的数据；第二和第三个字节发送的是频率1的低8位和高8位数据；第四和第五个字节发送的是频率2的低8位和高8位数据。所以本程序中rs_receive模块接收数据部分需按照串口发送的数据格式进行接收：（这部分应根据自己的实际需要设计）当接收到的第一个字节是0时，下面接收的数据都是波形设置信号。当接收到的第一个字节是1时，下面接收的数据都是滤波器的输入波形设置数据。

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2022-03-07发布

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▍10. ahb slave code

它支持ahb接口它是一个内存模型，当传输完成时给出正常响应，当发现地址超出范围时给出错误响应

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2022-03-07发布

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▍11. fpga通过usb 向电脑发送计数器的数据

fpga通过usb 向电脑发送计数器的数据程序亲测可用

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2022-03-07发布

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▍12. 跨时钟域的异步fifo设计

跨时钟域的异步fifo设计设计一个FIFO是ASIC设计者遇到的最普遍的问题之一。本文着重介绍怎样设计FIFO——这是一个看似简单却很复杂的任务。一开始，要注意，FIFO通常用于时钟域的过渡，是双时钟设计。换句话说，设计工程要处理（work off）两个时钟，因此在大多数情况下，FIFO工作于独立的两个时钟之间。然而，我们不从这样的结构开始介绍—我们将从工作在单时钟的一个FIFO特例开始。虽然工作在同一时钟的FIFO在实际应用中很少用到，但它为更多的复杂设计搭建一个平台，这是非常有用的

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2022-03-07发布

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▍13. commonly used verilog skills

它有verilog的学习例程，非常好的学习。分享是好的。请检查它，初学者练习很好。我喜欢并分享它，希望它对其他人也有用

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2022-03-07发布

Verilog Verilog

▍14. ps2键盘输入RS232串口输出（已验证）

ps2键盘输入， RS232串口输出键值（已验证）

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2022-03-07发布

Verilog Verilog

▍15. ovl_arm 开源arm

没什么可说的，SOC中经常用到，希望可以方便到大家。没什么可说的，SOC中经常用到，希望可以方便到大家。没什么可说的，SOC中经常用到，希望可以方便到大家。没什么可说的，SOC中经常用到，希望可以方便到大家。

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2022-03-07发布

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▍16. AHB2APB bridge verilog code

初学AMBA AHB/APB 转换协议，包括APB BRIDGE 源文件，仿真testbench verilog 源文件

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2022-03-06发布

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▍17. Vivado框图设计在zedboard示范基本的硬件

应用背景大多数Zedboard平台创造巨大的项目为示范能力Zedboard。本设计实现了全合成，证明目标Zedboard工作。它集锦GPIO模块和所有的默认命名的单主机双奴隶配置的AXI总线的公约。实例化一块Xilinx互连标准复位块。关键技术新的FPGA的发展发生所有的时间。本设计的基准电流软件Xilinx和Vivado工具自动化。Tcl脚本是不包括在内，用户精通当前工具能够从源中提取数据流。在赛灵思WebPACK创建的项目，而是一个开端的用户可以在伊拉降看信号发送到GPIO块学习互连IP

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2022-03-06发布

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