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2024-12-21 19:40
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  1. 编程语言：Verilog
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▍1. 用FPGA实现cordic算法

用verilog语言实现codic算法，按照原理敲出的代码，经仿真代码正确，效果理想

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2022-07-11发布
Verilog Verilog

▍2. 用Verilog HDL实现的uart通用串口通信程序，已经验证成功

在ISE下开发的通用串口通信程序，使用的编程语言是Verilog HDL语言，采用了fifo，已经进行实验验证通过，适合Verilog初学者,欢迎交流学习。

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2022-07-10发布
Verilog Verilog

▍3. 超大规模集成电路面试问题

资源描述关于集成电路相关的所有面试问题。

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2022-07-10发布
Verilog Verilog

▍4. 串行至并行转换器 UVM 代码

UVM 基于与教程有关的验证平台的体系结构中的所有组件的验证代码。最好的入手 UVM 的家伙

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2022-07-10发布
Verilog Verilog

▍5. verilog编写的248分频器

用verilog hdl编写的248分频器,有助于对verilog编程语言的了解，可直接用于FPGA编程

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2022-07-09发布
Verilog Verilog

▍6. ddr3 sdram 控制器代码,verilog

根据DDＲ3的特点和操作原理，利用MIG软件工具在Virtex－6系列FPGA中实现DDＲ3SDＲAM控制器的设计，并给出了硬件测试的结果,代码为verilog，通过仲裁机制完成设计，希望对学习fpga的人有帮助

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2022-07-09发布
Verilog Verilog

▍7. UART_Verilog

UART_Verilog，，，，，，UART_VerilogUART_VerilogUART_VerilogUART_VerilogUART_VerilogUART_VerilogUART_VerilogUART_Verilog

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2022-07-09发布
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▍8. RISC 微控制器

RISCMCU 基于功能和 Atmel AVR AT90S1200 RISC 微控制器指令集。 该项目的目的是设计完整的 Atmel AVR AT90S1200。的 微控制器必须能够放入该有针对性的 FPGA 设备，是 Altera EPF10K20，在 Altera UP1 教育董事会中提供。不能的功能 在 FPGA (模拟比较器、 上拉电阻等) 和哪些不实施 关键的 CPU （看门狗重启等） 的操作将被忽略。

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2022-07-09发布
Verilog Verilog

▍9. 多功能数字钟

闹钟设计模块引用分、秒、小时模块，并且为了能够对闹钟实现12小时设置，而且表示上下午的灯、设置的闹钟时间与原时钟互不影响，另外对上述三个模块进行了复制和修改。包括顶层模块，60进制计数器（6进制和10进制），24进制计数器（12进制），分频器 1.基本功能     ——能显示小时、分钟、秒     ——能调整小时分钟时间     2.提高要求     ——设置任意闹钟     ——12小时和24小时任意切换     ——整点报时

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2022-07-08发布
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▍10. zybo1_FPGA_Design_Flow_using_Vivado

zybo1_FPGA_Design_Flow_using_Vivado，基于zybo实现加法器功能，zybo简单例程。

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2022-07-07发布
Verilog Verilog

▍11. 使用fpga进行温控的程序

使用fpga基于积分分离的pid算法进行温控的程序，经实验证明很稳定-Fpga points based on the use of separate pid process temperature control algorithm, the experiment proved to be stable

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2022-07-07发布
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▍12. AMBA BUS AHB/APB 的Verilog实现

AMBA BUS AHB/APB 的Verilog实现 包含AHB Arbiter，AHB-APB Bridge，AHB ROM Slave，AHB RAM Slave 来自g2 Microsystems Pty. Ltd.

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2022-07-07发布
Verilog Verilog

▍13. cpu32 _加法器

介绍 verilog 语言，用于实现包括乘法计算两个 32 位数字。在码，我输入我的 CWID 和 41411 来验证功能。您可以更改要计算不同的值的十六进制文件。体系结构 ︰ 携带-波纹 + 进位跳跃。

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2022-07-07发布
Verilog Verilog

▍14. AD5764 verilog hdl 代码，它工作得好

把它写在 verilog hdl 代码中，在我的板测试，效果很好，你可以将它直接复制到您的项目，然后使用它没有任何问题

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2022-07-07发布
Verilog Verilog

▍15. 基于XILINX的多周期CPU设计

基于xilinx的多周期CPU，测试通过，不满足单周期CPU的同学可以看看 

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2022-07-07发布
Verilog Verilog

▍16. i2c的systemverilog vip，功能齐备，架构简洁

i2c的systemverilog vip，功能齐备，架构简洁她是用SystemVerilog写的验证模型，支持master和slave模式，支持stop bit和start bit的产生

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2022-07-06发布
Verilog Verilog

▍17. 基于VERILOG的序列检测器

利用状态机编写一个序列检测器，可以依照思路修改需要检测的序列！

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2022-07-06发布
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▍18. FPGA SDRAM读写

SDRAM即同步动态随机存储器，同步是指memory工作需要同步时钟，内部命令的发送与数据的传输都以它为基准；动态是指存储阵列需要不断地刷新来保证数据不丢失；随机是指数据不是线性依次存储，而是自由指定地址进行数据读写

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2022-07-05发布
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▍19. AHB 接口

这是 AHB 仿真套件。它包含以下文件：ahb_def.v-定义文件ahbmst.v-AHB 主模型ahbslv.v-AHB 奴隶模型ahbarb.v-AHB 仲裁模型ahbdec.v-AHB 解码器模型testbench.v-顶级水平测试台架文件ahb_stimuli.v-样品 AHB 刺激文件qm_ahbmst_ (test_) 任务 （1，2） 的媚眼-AHB 主设备和从设备测试矢量文件ahbmodel.spj-筒仓三模拟项目文件

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2022-07-05发布
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▍20. nios ii系统中Nichestack协议栈的使用

1、工程文件解读 本例程需要的工程文件有以下几种，下面对其意义及作用做了说明： 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

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2022-07-05发布
Verilog Verilog

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