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RScoder
基于FPGA的RS编码器设计，verilog hdl语言。(RS encoder FPGA-based design, verilog hdl language.)
- 2011-07-17 22:18:08下载
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8253
8253可编程定时器/计数器芯片 VeriLog实现(8253 programmable timer/counter chip VeriLog achieve)
- 2013-05-31 20:40:23下载
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设计 verilog 蓝牙模块
蓝牙是一种标准协议的设备 （如手机、 掌上电脑、 个人电脑和任何其他设备之间的无线连接。这一标准的主要目的是提供免版税标准这种无线协议。这个项目的目标是打造 HCI LMP，开源免费蓝牙基带控制器和高层次软件栈
- 2022-01-21 00:55:09下载
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UART
说明： Task4 for learning verilog
- 2019-05-28 12:31:15下载
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apb2.0 语言
此建业 2.0 解释建业桥的 i2c 接口的主设备和从设备操作。
建业先进的外围组件包括许多行业常用的接口 IP。以确保可以跨不同范围的 IC 进程迁移的高度可重用的外围设备和系统宏细胞。
- 2023-01-14 06:30:03下载
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verilog实现CPU处理系统
利用verilog实现硬件上的简单的CPU处理系统，并可以处理简单的汇编语言代码。本代码实现的是CPU上的汇编语言的单周期执行。
- 2022-10-03 04:20:03下载
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浮动点加法器 32 位
浮点加法器 32 位使用 verilogused 添加 2 浮点数......
- 2022-05-18 00:14:40下载
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Block-cipher-lock
密码锁verilog源代码，包括四个七段数码管显示模块，设置密码以及输入密码校验模块(Password lock Verilog source code, including four of seven digital tube display module, set the password and password verification module)
- 2014-01-11 23:57:19下载
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Add_sub_struc
8位加减器，八位减法器与加法器，用过一个控制端可以自由变换，采用移位加法方式，用途广泛，利用减法位补码加法的理论实现。(8 addition and subtraction, eight subtractor and adder, used a control terminal can freely change the using Shift addition, a wide range of uses, the use of subtraction complement addition theory to achieve.)
- 2012-05-14 20:36:26下载
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LATTICE_ASYNFIFO
LATTICE FPGA FIFO 程序例程，工程详细，全部源代码上传 (LATTICE FPGA FIFO routine, detailed engineering, all source code uploaded)
- 2013-09-09 11:10:01下载
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