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▍1. FPGA中VGA接口

基于 FPGA的 VGA 接口的实例，在这里，我们先要考虑 vga_interface.v 支持的图像分辨率，亦即 16x 16 。所以 RAM 所需要的储存空间是 16Bits x 16Words。RAM 和 FIFO 一样，要访问 RAM 的时候都需 要拉高 xx_En_Sig 信号。由于RAM 包含 16Bits 所以 Write_Data 和 Read_Data, 皆 是16 位的位宽。当然，16Words 表示了 xx_Addr_Sig 是 4位的位宽。

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2022-12-04发布
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▍2. 第六部分 锁相环PLL例程

PLL，即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率，相位的时钟信号。所以，一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中，时钟系统的FPGA高速的设计极其重要，一个低抖动, 低延迟的系统时钟会增加FPGA设计的成功率。 本实验将通过使用PLL, 输出一个方波到开发板上的SMA接口来给大家演示在ISE软件里使用PLL的方法。

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2022-12-02发布
Verilog Verilog

▍3. 网络 UDP协议，支持ML605开发板，

利用ISE本身的IP核，实现GMII的网络传输，在ML605开发板上调试过，可以跑，有兴趣的可以看看，相互学习嘛

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2022-11-29发布
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▍4. 密克罗尼西亚糙摩尔

它包含不同的方式给代码有限状态机，如代码 SM 和 NSL 块中的和在另一个敢 OFL...... 等等......可以引用不同的代码习惯

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2022-11-27发布
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▍5. 无线发射模块的 SRRC 成型匹配滤波设计 Verilog 代码

无线发射模块的 SRRC 成型匹配滤波设计 Verilog 代码，包含了所有测试，主模块，可以用在基带调制端，滤波器的滚降系数0.10～0.25，如果那些没有做过这方面的朋友，可以看看实现，和方法，提供一个参考和帮助

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2022-11-23发布
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▍6. 匹配滤波器的verilog实现

运用quatusii工具基于verilog实现匹配滤波器

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2022-11-22发布
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▍7. 异步fifo_MSB

异步fifo，实现的方法是MSB，满足慢时钟域到跨时钟域的数据传输，也满足快时钟域到慢时钟域的数据传输。

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2022-11-21发布
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▍8. mips 单周期CPU

自己写的一个单周期基于FPGA mips CPU,实现了一些基本的汇编指令操作。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

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2022-11-20发布
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▍9. nand flash控制器的设计

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2022-11-20发布
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▍10. SDRAM Verilog仿真模型mt48lc4m32b2

镁光SDRAM Verilog仿真模型 Company:  Micron Technology, Inc. Model:  MT48LC4M32B2 (1Meg x 16 x 4 Banks) Description:  Micron 128Mb SDRAM Verilog model

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2022-11-19发布
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▍11. 实现16位可逆逻辑ALU 15作业设计

应用背景可逆逻辑是一种新兴技术，具有广阔的应用前景，在量子计算。该项目将处理16位可逆算术逻辑单元（ALU）的设计与15  ；操作是提出了利用双佩雷斯门，Fredkin门，toffolli门，DKG闸门与非门。提出了一种新的ALU利用可逆逻辑大门的VLSI结构。ALU是最重要 ；组件的CPU，可以是一个可编程的可逆计算设备，如量子计算机的一部分。& nbsp；第一单位可逆的ALU和第二单位ALU是设计然后16个单位ALU的 ；级联在一起以开展ALU执行LSB操作输入进位ALU执行下一 ；LSB运行。设计和实施在Xilinx 14.4 Verilog验证关键技术众所周知，穆尔的法律将停止功能，更快的东西，因此，有戏剧性的，因此，在微电子领域在不久的将来发生。更快和更复杂的数字系统的建设，电力 ；CMOS电路的功耗已经成为一个备受关注的问题。兰道尔证明，功率损耗是一个完整功能的不可逆电路信息损失 ；不论技术的电路是实现。& nbsp；同时，贝内特显示，为了保持电路耗散功率，它已经由 ；可逆盖茨。可逆电路（大门），有相同数量的输入和输出，有一对一的 ；输入和输出向量的映射关系。因此，输入状态的向量，可以总是唯一的重建，从输出状态的向量。因为没有可逆的概念，真正的低功耗电路不能建立逻辑，各种技术和电路的可逆逻辑最近正在研究。算术逻辑单元（ALU）本质上是一个CPU的心。这允许计算机添加，减去，和执行基本的逻辑运算，例如，或等，因为每一台计算机需要能够做到这些简单功能，它们总是包含在一个处理器中。ALU是组合逻辑电路，可以有一个或多个输入只有一个输出。ALU的输出取决于输入施加在那一瞬间，作为时间的函数，和不在过去的条件。其基本形式是一个简单的ALU的操作数输入，选择输入结果所需的操作和一个输出。ALU的复杂性可能会有所不同从处理器。在一个二进制算术和逻辑运算的可逆三ALU是基础设计。在目前的工作 ；15操作16位ALU设计。

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2022-11-19发布
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▍12. 自编同步串口收发，单端信号可实现板内，配合422或LVDS板间传输效果不错

自编同步串口收发，单端信号可实现板内，配合422或LVDS板间传输效果不错内附pingpang缓存接受的例程，帮助快速构建代码，FIFO请根据器件生成或自编

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2022-11-19发布
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▍13. iic程序

这是IIc才程序，验证完成，可以直接复用，不许更改，有详细的文档介绍，和对应的代码

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2022-11-19发布
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▍14. spartan3 例程

spartan3 芯片的例程，包括串口 按键等等                                                                                                                                                                                                                                                                                       &n

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2022-11-18发布
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▍15. ripple carry adder

这是xilix项目。它是纹波进位加法器的通用代码，其测试平台也是它们的核心。它有最小的延迟。已检查。它工作正常。

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2022-11-17发布
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▍16. 512位RSA加密处理器模块，采用verilog语言设计

使用verilog语言设计的512位RSA加密处理器代码，保护测试模块。 设计的代码简单易懂，适合学习FPGA的新手查阅。 代码已经经过FPGA板上测试通过，保证可以运行。

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2022-11-15发布
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▍17. 全功能I2C接口

软件操作I2C的过程如下： 1)      配置要控制器输出的字节内容（地址0xC0~0xD5）。如写命令：{7位地址+RW位}{命令字}{长度（LGTH）}{命令数据}{check}。注意，40G光模块要求的最后校验字节需要软件计算好。 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

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2022-11-14发布
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▍18. FPGA控制AD7705进行AD采样verilog代码

FPGA控制AD7705进行AD采样verilog代码，测试了可以直接用

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2022-11-14发布
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▍19. 写一个Verilog描述签署4位加法器/减法器。

应用背景写一个Verilog描述签署4位加法器/减法器。该模块fi定义是：模块add4（cout，总和，A，B，CIN，复位，时钟，添加）输入[3:0] A，B；输入CIN，复位，时钟，加；1 / 0 / /添加=表示加法/减法输出[3:0]总和；输出cout；。..模块然后，请将测试设备的fi贴我提供证明的正确性你的设计。什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软的警察关键技术什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝

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2022-11-12发布
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▍20. 小游戏类似flappy bird

利用Vivado软件编写Verilog硬件描述语言实现小游戏“奔跑的方块”，开发板为ZYBO，通过VGA接口来控制屏幕进行显示.

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2022-11-11发布
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