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第六部分 锁相环PLL例程

于 2022-12-02 发布 文件大小:245.35 kB
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代码说明:

PLL,即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率,相位的时钟信号。所以,一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中,时钟系统的FPGA高速的设计极其重要,一个低抖动, 低延迟的系统时钟会增加FPGA设计的成功率。 本实验将通过使用PLL, 输出一个方波到开发板上的SMA接口来给大家演示在ISE软件里使用PLL的方法。

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  • SPITX16
    基于状态机的优秀SPI输出程序(以DAC7512为基础,可修改)(VHDL code about SPI)
    2016-02-09 01:07:52下载
    积分:1
  • 主从 J-K 触发器
    这给了主从模式的 JK 触发器,可以用来排除竞争周围条件。欢迎大家下载、试用。谢谢大家的支持!
    2023-04-30 23:10:03下载
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  • 通信协议FPGA
    说明:  本设计是基于FPGA的高速并行接口通信接口和协议设计,该设计使用的是8 位并行接口,通过配置FPGA的FIFO寄存器保证了在高速并行下的数据稳定性,在 最终的测试中,该协议能够稳定传输的速度为80Mbps。(This design is based on FPGA high-speed parallel interface communication interface and protocol design, the design uses 8 Bit parallel interface ensures the data stability under high-speed parallel by configuring the FIFO register of FPGA. In the final test, the protocol can stably transmit at 80 Mbps.)
    2020-12-11 11:39:19下载
    积分:1
  • 可编程波发生器
    这是波发生器的顶层。它直接实例化 I/O 垫和实现设计所需的所有子模块。
    2023-01-25 04:20:04下载
    积分:1
  • code
    代码文件夹: ARVI_FSM.v为顶层文件,用于模拟时用。 dataHex.dat 为模拟输入文件(只有10行,象征的意思。实际我们模拟时,dataHex.dat文件足有1个多GB) dataFormat.dat为输入文件对应的带格式的文件 使用modelsim模拟时,将dataHex.dat名字改为CPUContext.txt 结果: result.txt (Code folder: ARVI_FSM.v for top-level documents used for the simulation. dataHex.dat for analog input files (only 10 line, the meaning of the symbol. actual simulation we, dataHex.dat documents have more than one full GB) dataFormat.dat for the input file the corresponding file with modelsim simulation used to dataHex.dat name to CPUContext.txt results: result.txt)
    2009-06-21 19:14:37下载
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  • shuzizhong3
    数字钟VHDL软件设计,包含多种功能,报时,12,24切换,调时(The design of VHDL digital clock software, including a variety of functions, timer, 12,24 switch, adjustable)
    2016-05-27 11:41:22下载
    积分:1
  • avnet_edk12_4_xbd_files
    安富利SP605开发板ISE12.4版本的XBD文件,里面包括了开发板所有的接口,包括硬件和软件设计(Avnet SP605 development board ISE12.4 version XBD file, which includes the development board all interfaces, including hardware and software design)
    2014-04-20 21:56:05下载
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  • can-lite-vhdl-master
    CAN VHDL Code. Behavioral implementation of CAN bus interface.
    2021-01-19 21:48:41下载
    积分:1
  • VHDL
    VHDL上百实例 包括 ADDER LATCH FIPPER AND ETC..(VHDL hundreds of examples, including ADDER LATCH FIPPER AND ETC ..)
    2010-11-22 05:15:29下载
    积分:1
  • FIR_filter
    说明:  滤波器就是对特定的频率或者特定频率以外的频率进行消除的电路,被广泛用于通信系统和信号处理系统中。(Filter is a circuit that eliminates specific frequencies or frequencies other than specific frequencies. It is widely used in communication systems and signal processing systems.)
    2020-06-21 14:00:01下载
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