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  1. 编程语言：Verilog
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▍1. 16点FFT verilog 代码

16点FFT的verilog实现，可以在FPGA上实现，实现硬件加速

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2022-02-22发布
Verilog Verilog

▍2. Uart发送跟接收

UART 的接收跟发送 verilog写的 时序跟功能仿真也写在了里面

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2022-02-22发布
Verilog Verilog

▍3. 97小波_2D_2Level

97小波_2D_2Level的FPGA实现，适用的97提升小波变换，包含了完整的97小必争变换和反变换

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2022-02-22发布
Verilog Verilog

▍4. fpga emif verilog

接口模块，通过对高位地址的编码可实现在一个FPGA中配置四个独立的功能模块，每个功能模块具有一个 带FIFO的输出口和13个独立的可由DSP读写的寄存器，寄存器功能可自定义。模块还包含两个全局寄存器， 可实现全局复位，中断等功能。该

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2022-02-21发布
Verilog Verilog

▍5. H.264 VHDL Encoder

nova是一个低功耗的H.264/AVC基线解码器，面向移动应用。它是一种专用的、全硬连线的ASIC设计，不使用任何GPP/DSP核心。H.264硬件编码器被设计成一个模块化系统，具有小型、高效、低功耗的组件，可以完成定义良好的任务。设计的主要目的是使一个可伸缩的编码器适用于百万像素的图像，适用于相机头和低功耗录像机。

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2022-02-21发布
Verilog Verilog

▍6. uartfifo使用fifo进行uart通信

使用verilog HDL语言进行编写，通过FIFO缓存，使用uart串口，与上位机进行通信。在本示例中，FPGA向上位机发送的数据每次加一，并在串口调试助手中显示，可以观察相关现象。

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2022-02-21发布
Verilog Verilog

▍7. SP3E平台ARM7

spartan3e 开发板上调试ARM7功能，添加了基本的IO与UART，代码包括逻辑部分与Keil C测试工程

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2022-02-21发布
Verilog Verilog

▍8. adpcm verilog编码实现 详细的设计说明

 ADPCM编码的Verilog编码实现，代码有详细的注释，编译通过 内部包含每次设计以及改进文件更新记录，相应的信号说明描述，丰富的注释更好的帮助你掌握ADPCM音频信号编码

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2022-02-21发布
Verilog Verilog

▍9. 关于格 CPLD ufm 演示

ufm 演示关于格 CPLD，使用这个项目，可以使用关于格 CPLD 国米闪光

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2022-02-21发布
Verilog Verilog

▍10. 用uvm仿真的example code

采用uvm-1.1d system verilog lib uvm可用于大规模仿真验证测试 配套example code提供了从入门级到深入学习的code，在modelsim 10.2c版本上运行成功了

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2022-02-21发布
Verilog Verilog

▍11. 8位简单的RISC-CPU的设计

精简指令集的整体设计 实现了简单的8位RISC CPU的基础功能，包括加，减，与，或，异或等操作，还可以对RAM进行读取或写入操作。另外，还有RISC_CPU的实验报告，里面包含了RISC-CPU的设计原理及仿真结果。

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2022-02-21发布
Verilog Verilog

▍12. 二极管发光代码

描述发光耳机光的原理，而且可以调节二极管发光的时间，还有亮 的顺序。并通过实验版进行验证

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2022-02-21发布
Verilog Verilog

▍13. 基于fpga的三相spwm波的Verilog硬件实现

采用dds产生3路正弦波作为调制波，一路三角波形作为高频载波，按照spwm原理让正弦波和三角波送入比较器做比较判决运算。并且调制波和载波相位频率可调，外部按键调试即可。verilog实现，在altera的fpga芯片运行通过。

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2022-02-20发布
Verilog Verilog

▍14. 1024bit RSA_IP verilog实现 附文档

RSA加密算法IP，用verilog实现，结构清晰，注释全面，其中包括verilog的源代码，testbench和日文的设计说明文档 ./RSA_tb.v ./RSA1024_RAM.v ./RSASpec2007Oct11.pdf

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2022-02-20发布
Verilog Verilog

▍15. verilog实现的积分梳状滤波器

采用verilog实现的三级CIC抽取器，输入8位数据，输出26位数据，使用有限状态机用于实现下采样，包括积分器实现模块和梳状器实现模块

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2022-02-20发布
Verilog Verilog

▍16. PS2_verilog基于ps2的接口，对于刚接触FPGA是个很好的选择

PS2_verilog基于ps2的接口，对于刚接触FPGA是个很好的选择，PS2_verilog基于ps2的接口，对于刚接触FPGA是个很好的选择

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2022-02-20发布
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▍17. 带控制器的数据通路实现链表读和累加

一个自定义的内存，存储了一个链表，通过数据通路访问内存，读取数据，计算链表累加和，数据通路的控制器由一个有限状态机组成，实现了多状态下控制信号的产生，计算的结果回写到内存制定单元。整个过程介绍了有限状态机的设计以及数据通路控制的基本原理

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2022-02-18发布
Verilog Verilog

▍18. 重力中心计算器

在本文中，我们设计了一个重力中心计算器，加快计算的重力中心，可以在中使用自动控制系统或计算机动画。这个项目的目的是计算系统的重力中心 通过导入一系列的坐标和点的重量包括点。在系统中导入六个点后从当前的重力最远点决定的，然后在导入新的点之前最远点是 删除。

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2022-02-18发布
Verilog Verilog

▍19. 数字时钟verilog HDL

应用背景设计要求：      1.有基础的实时数字钟显示功能，即时、分、秒的正常显示模式，并且在此基础上增加上，下午显示。          2.手动校准。按动方式键，将电路置于校时状态，则计时电路可用手动方式校准，每按一下校时键，时计数器加1；按动方式键，将电路置于校分状态，以同样方式手动校分。           3.整点报时，仿中央人民广播电台整点报时信号，从59分50秒起每隔２秒发出一次低音“嘟”信号（信号鸣叫持续时间１Ｓ，间隙时间１Ｓ）连续５次，到达整点（00分00秒时），发一次高音“哒”信号（信号持续时间１S）。           4.闹时功能，按动方式键，使电路工作于预置状态，此时显示器与时钟脱开，而与预置计数器相连，利用前面手动校时，校分方式进行预置，预置后回到正常模式。当计时计至预置的时间时，扬声器发出闹铃信号，时间为半分钟，闹铃信号可以用开关“止闹”，按下此开关后，闹铃声立刻中止，正常情况下应将此开关释放，否则无闹时作用。      5.秒表功能。按start键开始计秒，按stop键停止计秒并保持显示数不变，直到复位信号加入。关键技术      根据总体设计以及各分模块的需要，将分立模块分为7个部分运用verilog  HDL编程来实现。其分别为数字钟主体部分、手动设置、分频、整点报时、闹钟功能、秒表、控制显示和顶层8个模块。       数字钟主体部分主要由三个计数器组成，包括1个24进制计数器，作为小时计数器，2个60进制计数器分别作为分计数器和秒计数器。一个60进制计数器由一个6进制计数器和一个10进制计数器组成，由于都是比较简单的计数器，所以在用verilog设计时作为一个整体部分进行编程实现。同理小时计数器也作为整体部分来编程实现。

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2022-02-18发布
Verilog Verilog

▍20. FPGA控制VGA接口的简单实验

使用的是飓风四代 的开发板，完成的是VGA接口的测试，简单的汉字显示，数字显示，图片显示，基本上完成了VGA的所有能用的功能，代码注释详细，适合入门者，压缩包中的实验个数很多，涵盖了所有的VGA实验。

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2022-02-16发布
Verilog Verilog

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