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  1. 编程语言：Verilog
  2. 代码类别：所有
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▍1. 一个I2C从机代码

I2C从机代码，按照I2C基本协议用verilog语言编写，包含了测试模块，建议用xilinx设计套件，加载代码和测试。

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2022-03-05发布
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▍2. aderr 约 4 位

该文件.RAR它有关的4加法proyect - 位这proyect使用，以12和4列，为您proyect。

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2022-03-05发布
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▍3. 4位并行的32位 CRC校验

此程序为32位的CRC校验程序，我们利用verilog语言较容易的编写串行的CRC校验程序，但是在一些情况下需要并行的处理数据，在此编写了4位并行的CRC校验程序。 包括了CRC主程序和测试程序。

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2022-03-05发布
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▍4. 视频测试图形发生器

应用背景关键技术Altera FPGA  ；CIII，Cyclone III implemented.16灰度320x240流视频信号发生器。

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2022-03-05发布
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▍5. 进行选择加法器

选择进位加法器是用最快的加法器中的一个。这里是进行选择加法器，添加了两个 8 位数字和一个扛在得到 9 位总和的代码。

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2022-03-04发布
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▍6. GAMMA 校正

基于Altera DE2 实现图像的GAMMA校正， 图像通过DE2 pannel存入sram中，对sram 中的图像像素进行gamma 校正后存回sram中，最终处理效果可通过将DE2连接至CRT屏幕，通过DE2 pannel将图像显示在CRT 屏幕上

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2022-03-04发布
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▍7. 单周期数据通路verilog

根据单周期数据通路的设计流程及各种控制信号设计了这个单周期 CPU在处理指令时，一般需要经过以下几个步骤：    (1) 取指令(IF)：根据程序计数器PC中的指令地址，从存储器中取出一条指令，同时，PC根据指令字长度自动递增产生下一条指令所需要的指令地址，但遇到“地址转移”指令时，则控制器把“转移地址”送入PC，当然得到的“地址”需要做些变换才送入PC。    (2) 指令译码(ID)：对取指令操作中得到的指令进行分析并译码，确定这条指令需要完成的操作，从而产生相应的操作控制信号，用于驱动执行状态中的各种操作。    (3) 指令执行(EXE)：根据指令译码得到的操作控制信号，具体地执行指令动作，然后转移到结果写回状态。    (4) 存储器访问(MEM)：所有需要访问存储器的操作都将在这个步骤中执行，该步骤给出存储器的数据地址，把数据写入到存储器中数据地址所指定的存储单元或者从存储器中得到数据地址单元中的数据。    (5) 结果写回(WB)：指令执行的结果或者访问存储器中得到的数据写回相应的目的寄存器中。    单周期CPU，是在一个时钟周期内完成这五个阶段的处理。

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2022-03-04发布
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▍8. basys3 官方教程

四个实验带你入门Basys3，快速入门，轻松上手74 系列IP 封装实验示波器实验设计信号发生器实验设计Microblaze 串口实验内附源码

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2022-03-04发布
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▍9. ATM 实施

在这里它是 "ATM" 使用 Verilog hdl 语言。希望它会对你有用。 这里是 "ATM" 使用 Verilog hdl 语言。希望它会对你有用。

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2022-03-04发布
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▍10. 设计采用Verilog自动贩卖机实施

术语自动贩卖是指要约出售可能我或大或小的项目。自动贩卖机的这种设计涉及设计和实现是基于数量和价格列出不同项目。所列出的项目1）咖啡2）茶3）饮品（凉）该系统的设计是基于有限状态机，即有限状态机，它可以通过使用状态图及其相应的过渡状态来容易地编程上。自动售货机的动画可以使用的HDL设计系列软件来实现。

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2022-03-04发布
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▍11. 同步FIFO verilog

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▍12. modelsim输出文件代码演示 verilog

资源描述 modelsim输出文件代码演示 verilog  内含头文件和testbench.Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式。  

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2022-03-04发布
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▍13. verilog编写的4端口驱动lcd1602

verilog编写的4端口驱动lcd1602，一般的都是8端口驱动，我的开发板是spartan3e的上面的lcd1602是死端口驱动的，当时找了各种资料才自己琢磨出来的，上传出来供大家参考一下！

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2022-03-04发布
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▍14. FIFO_design

FIFO 是首字母缩略词为第一次中，第一次出来，这是与相关的方式组织和操纵的抽象 相对于时间和优先顺序的数据。此表达式描述队列处理技术的原则或 为相互冲突的需求提供服务的订购过程的第一次来，先到先得 (FCFS) 行为： 哪里人 他们到达的顺序离开队列或等轮到在交通控制信号。 FCFS 也是 FIFO 操作系统调度算法，使每个进程的 CPU 的行话术语 他们来的顺序的时间。在更广泛的意义上，后进先出法或最后一次在第一次出的抽象是相反的 FIFO 组织的抽象。区别也许是最清晰的考虑不太常用的同义词 后进先出等 FILO （指最后一出）。本质上，两者都是一个更广义的列表的具体案件 （其中 可以访问任何位置）。区别在于不在列表中 （数据），但在访问内容的规则。其中一个 子类型将添加到一端，并从其他起飞，它的对面花和只在一端上放的东西。[] 1 从队列中移除的项特设办法的俚语变异铸造或被作为 OFFO，站立 为上-火先出。优先队列是一个变体的队列的名称 FIFO，没有资格

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2022-03-03发布
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▍15. scramble

VHDL编写加扰和解扰程序，程序连在一起仿真正确，并通过下板子抓数据验证程序没问题-Write scrambling and descrambling program, VHDL program together properly simulation, and data validation procedures is caught by the board no problem

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▍16. 小绿人请加油

这里是由控制程序从ROM模块读取图片信息，然后写入VGA接口。里面包括6副16*16的图片信息，在屏幕上出现小绿人的动画

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2022-03-03发布
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▍17. des加密算法的vhdl和verilog源程序

也是网络上面下载的，个人感觉写的不错，已经用于商业代码中：des加密算法的vhdl和verilog源程序 

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▍18. sumador 4 位空格 de 2 numeros hexadecimales con resultado en 十进制 en 联合国显示德 7 segmentos 语言

电路建模在总和 2 的 4 位十六进制的数字，将结果转换为十进制数和显示上 7 分割数据的语言。

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▍19. 向上和向下计数器在不同的机制

我重视基本的向上和向下计数器。这不是基本up_down counter.this编码方法不同有关。

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2022-03-03发布
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▍20. 基于FPGA的Turbo译码算法的实现

此代码是Turbo码译码算法中的Max-Log-MAP译码算法。

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2022-03-03发布
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