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数控插补器设计
实现x轴，y轴的两项脉冲控制，利用圆弧插补法，基于verilog语言编程，很好的实现插补算法。程序可以在modelsim中仿真，显示所需输入输出信号及clk时钟、start开始、busy终止信号
- 2023-05-25 06:05:03下载
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nseval
nseval - Object evaluation, includes control method execution.
- 2014-10-15 14:18:05下载
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leadingzero
使用并行结构对32位数据进行前导零检测，使用Verilog编程(Use parallel structure to the 32-bit data, leading zero detection, using Verilog Programming)
- 2010-05-12 10:48:36下载
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zidong-shouhuoji
用VERILOG实现自动售货机功能，运行正确，希望有帮助(Use VERILOG implementation vending machine function, correct operation, hope to have help)
- 2014-01-05 20:42:49下载
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基于 FPGA 的红跟踪
的红色检测算法作品通过检查每个像素，因为它通过该模块并决定它是否是红色。rSquared"、"gSquared"和"bSquared"是为了在使用寄存器进行分类和确定当前像素是红色的还是不基于距离公式。
如果确定该像素是红色，它突出显示为红色，并外框的坐标更新，如果它尚未包含此像素。
然而，如果该像素确定不是红色，然后有可能会发生的几宗。第一次的情况下，如果不是红是当前像素是否位于我们的边界框的边界。我们跟踪的当前和以前的外框，和如果当前像素躺在任何一种，该像素分别显示为绿色、 蓝色、 青色和紫色。如果当前像素不是对任何边界框，但在当前的边界框的区域内, 像素显示在其原始颜色。
- 2022-05-31 17:34:29下载
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ug835-vivado-tcl-commands
说明： Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的。看在Vivado上，Tcl已经成为唯一支持的脚本，此文件是vivado是tcl命令的集合。(Vivado is Xilinx's latest FPGA design tool that supports development of FPGAs and Zynq 7000s in the 7 series and beyond. Compared with the previous ISE design suite, Vivado can be said that the new design. No matter from the interface, settings, algorithms, or from the user ideas, are new. Look at Vivado, Tcl has become the only supported script, this file is vivado tcl command collection.)
- 2020-10-26 22:50:00下载
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I2C
一种能简单的实现I2C通讯的代码，对于主机和从机之间的通讯讲解的很清楚。(A Code for I2C Communication)
- 2020-06-18 23:20:02下载
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verilog_DATA_displays
使用verilog语言，滚动显示“verilog”字符串程序代码及相关说明(Using verilog language, scrolling display " verilog" string code and instructions)
- 2014-01-16 10:49:55下载
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HMC PLL fpga控制程序
HMC 830/833/704控制程序，完成控制时序，对PLL芯片寄存器进行初始化，采用VERILOG语言编写，已在硬件平台上测试通过。
- 2022-06-14 01:29:21下载
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单周期CPU设计完整代码
实验课作业，下载可以直接跑，各个模块的完整代码。
- 2023-09-02 21:10:03下载
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