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FPGA秒表

于 2023-01-19 发布 文件大小:1.41 MB
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代码说明:

基于 Xilinx Spartan 6 的、在七段译码管上显示、用按键控制计时开始、结束、逐秒累加功能的verilog代码,同时它是此开发板的一个demo工程,也是中山大学移动信息工程课程作业项目之一。希望对有需要参考的孩子有所帮助

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • Tri-Eth
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    2010-12-20 21:51:05下载
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  • PS2_verilog基于ps2的接口,对于刚接触FPGA是个很好的选择
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    说明:  ertyguhijop[lkjhvbn hiouopi][[poiuy
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    Verilog 实验代码。。。经典的,里面都是完整的项目文件。 ISE环境。(Verilog test code. . . Classic, which is a complete project file. ISE environment.)
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    control stepper motor by fpga card with vhdl program
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    VHDL Language Reference courses part4
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