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交通信号灯 Verilog 硬件实现
交通信号灯 Verilog编写 硬件实现交通信号灯的控制
- 2022-05-28 05:19:35下载
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具备GMII接口和ARP协议功能的千兆以太网控制器
具备GMII接口和ARP协议功能的千兆以太网控制器，经过Xilinx SPATAN-III FPGA验证
- 2023-05-22 19:50:03下载
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FRFT_Ozaktas
这是分数阶傅里叶变换FRFT的土耳其算法的FPGA实现的程序，FPGA是Xilinx的virtecx-5，这是我在做毕业设计的时候自己编写的，希望能对你有帮助！(This is the fractional Fourier transform algorithm FRFT Turkish FPGA implementation of the program, FPGA is the Xilinx virtecx-5, which is what I was doing graduate design time I have written, I hope you can help!)
- 2021-03-12 10:49:25下载
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Verilog 的展位乘数
我们要提出新的 SRAM bitcell 以较少的功率消耗，读稳定性、 面积小于现有的施密特触发器基于 SRAM 和其他现有的设计，通过新的设计相结合的虚拟接地与读取错误减少逻辑。
可调滞回 CMOS 施密特触发器
磁滞 CMOS 施密特触发器设计策略研究了电压控制电流下沉和/或采购晶体管，迟滞窗口可以轻松地移动而不更改其宽度。对 ST 反馈逆变器进行了修改，晶体管被绊倒的逻辑 "0" 和 "1" 的逻辑。
- 2022-07-26 16:57:48下载
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FPGA中VGA接口
基于 FPGA的 VGA 接口的实例，在这里，我们先要考虑 vga_interface.v 支持的图像分辨率，亦即 16x 16 。所以 RAM
所需要的储存空间是 16Bits x 16Words。RAM 和 FIFO 一样，要访问 RAM 的时候都需
要拉高 xx_En_Sig 信号。由于RAM 包含 16Bits 所以 Write_Data 和 Read_Data, 皆
是16 位的位宽。当然，16Words 表示了 xx_Addr_Sig 是 4位的位宽。
- 2022-12-04 02:40:07下载
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一种新型基于双口ram的异步fifo
应用背景传统的异步FIFO,把读写地址信号同步后再进行同步比较以产生空满标志，工作频率低、面积大;由于读写地址的每一位都需要两级同步电路，大量使用寄存器必然要占用很大的面积。这种方法不适合设计大容量的FIFO。关键技术当读、写指针相等也就是指向同一个内存位置时，FIFO可能处于满或空两种状态，必须区分FIFO是处于空状态还是满状态。本代码的做法是把读、写地址寄存器扩展一位，最高位设为状态位，其余低位作为地址位。当读写指针的地址位和状态位全部吻合时，FIFO处于空状态；当读写指针的地址位相同而状态位相反时， FIFO处于满状态。由于读写指针是读写地址转换成格雷码的形式，状态为为高两位。并且经过了modelsim验证，附带源码和测试代码。
- 2023-07-03 17:50:03下载
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PipelineCPU_5stage_verilog
管道 CPU 与 5 阶段： 如果、 ID EX MEM，WB。每个模块都有一台试验。它包含一个整个的 ISE 项目。您可以直接运行它。ROM 模块已预先存储指令作为一个实例。
- 2022-07-17 12:45:49下载
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beep_interface
这些代码为 对于基本的FPGA使用模块beep进行了例化 在工程 系统级建模时只需要直接调用就好了(The code for the basic FPGA using the module beep instantiated only need to be called directly in the engineering system-level modeling like)
- 2013-05-05 21:07:18下载
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数字相册集成电路实现
此代码是实现DPA。
- 2022-01-24 13:19:05下载
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verilog实现基于i2s协议接口 i2s_interface
verilog实现基于i2s协议接口，在fpga上验证通过。(Verilog implements the interface based on I2S protocol and verifies it on fpga.)
- 2017-11-05 17:26:39下载
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