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source
说明： altera fpga 实现fft，用fft IP核，有matlab仿真代码(Altera FPGA implementation of FFT, FFT IP core, matlab simulation code)
- 2020-12-18 20:29:11下载
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verilog等精度测量源码（附带SPI单工通信模块）
应用背景
使用verilog依靠等精度测量原理设计数字频率计，测量数据输出为64位，使用单片机进行简单的解码和显示，就能得到被测信号的频率，门控信号持续时间，也就是采样时间越长，fpga使用的晶振越准，越高速，测出来的效果越好，测量时间一定要高于被测信号的周期，这个只是取决于单片机对门控信号的控制。
等精度测量的最上层文件是dengjingduceliang.v
等精度测量的模块是DJDCL.v
spi通信模块是SPI_8BYTE
使用的方法是，三个文件放在一起，上层文件和fpga的io配置好，什么输入什么输出，然后把DJDCL.v的input和标准时钟，我的是50M，还有被测信号接在一起，会输出一个64位的数据，前32位为标准时钟计时，后32位为被测信号计时，传给mcu简单计算一下就有了被测信号的频率关键技术
1.1 测频方法
这种方法即已知时基信号（频率或周期确定）做门控信号，T为已知量，然后在门控信号有效的时间段内进行输入脉冲的计数，原理图如下图所示：
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- 2022-01-26 06:18:40下载
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piano_final
ASK,FSK,PSK,DPSK调制解调的详细仿真代码(ASK, FSK, PSK, DPSK modulation and demodulation detailed simulation code)
- 2021-02-26 16:49:37下载
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Verilog编写的出租车计价程序
设计一个出租车计价器，共有三个输入，分别是启动开关、计时脉冲（25MHz）、行程脉冲（每 100 米 1 个脉冲）。 输出显示为付费金额。工作原理如下：
当启动开关闭合后，显示起车费 5 元。当行程小于 5 公里时，按照 5 元显示付费。 当超过 5 公里后， 开始按照行程增加应付车费，每公里按照 1 元计费，要求每 500 米增加 0.5 元进行加法累计，并显示应付车费总额。当出现停车等待时，按照每 2 分钟折合 1 公里计费， 要求每分钟增加 0.5 元进行加法累计，并显示应付车费总额。
- 2022-09-15 13:05:04下载
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Verilog实现的点乘运算
实现矩阵相乘，即点积运算，为VERILOG语言。可以根据自己的需要改变维数，采用了流水线的结构-Achieve matrix multiplication, ie dot product operations, for VERILOG language. You can change the dimension according to their needs, using a pipeline structure
- 2022-11-03 03:10:03下载
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dds
说明： da的代码,在VHDL的编译环境下的开发。是一种集约的形式。(DA convert)
- 2009-08-21 11:32:04下载
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SATA数据传输控制程序
SATA接口控制程序，在FPGA中实现，包含了底层协议，可以简便的实现了SATA接口固态硬盘（SSD）的读写。
- 2022-01-25 21:55:30下载
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verilog 改性鲍伍利 8 x 8 乘法器
这段代码是修改鲍伍利乘数与乘数强度 8 x 8，和书面的 VERILOG 门级或结构端口映射方法和试验验证了功能仿真从 Xilinx 和 Altera 软件第二
- 2022-08-13 22:21:48下载
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password
verilog代码实现的数字密码锁。通过4个并行的10位移位寄存器，分别记录在时钟上升沿时A,B,C,D的输入情况，比如某上升沿输入A，相应时刻A对应的移位寄存器输入1，其他三个移位寄存器输入都为0.另外4个并行的10位寄存器记录密码。这样，密码锁不仅可以识别字符数量，还可以判断出字符的输入次序。(verilog code of digital lock. By four parallel 10-bit shift register, respectively, recorded in the clock rising edge A, B, C, D of inputs, such as a rising edge of input A, the corresponding moments A 1 corresponding to the input shift register, the other three shift bit register inputs are 0. another four parallel 10-bit registers record the password. This lock can not only identify the number of characters, you can also determine the character of the input sequence.)
- 2011-10-18 21:45:45下载
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hdmi_demo
hdmi 视频编解码输入输出模块，verilog实现(hdmi encoder and decoder in verilog.)
- 2020-07-28 17:08:41下载
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