-
Distributed arithmetic
DA 实现用于 FIR 实现筛选器假定系数固定的那冲激响应和这种行为使得它可能使用的基于 ROM 的下尿路症状
- 2022-07-28 03:52:59下载
- 积分：1
-
The experimental results are used to prepare MOSIN6 is achieved Verilog HDL lang...
有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的.
练习三 利用条件语句实现计数分频时序电路
实验目的：
1. 掌握条件语句在简单时序模块设计中的使用；
2. 学习在Verilog模块中应用计数器；
3. 学习测试模块的编写、综合和不同层次的仿真。
练习四 阻塞赋值与非阻塞赋值的区别
实验目的：
1． 通过实验，掌握阻塞赋值与非阻塞赋值的概念和区别；
2． 了解阻塞赋值与非阻塞赋值的不同使用场合；
3． 学习测试模块的编写、综合和不同层次的仿真。
-The experimental results are used to prepare MOSIN6 is achieved Verilog HDL language. Practice the use of conditional statements to achieve the three sub-frequency timing circuit count experimental purposes: 1. Have conditional statements in the simple timing of the use of modular design 2. Learning modules in the Verilog Application of counter 3. to learn the preparation of the test module, integrated and different levels of simulation. Practicing the four blocking assignment with the distinction between non-blocking assignment experimental purposes: 1. Through experiments, hands blocking assignment with the concept of non-blocking assignment and distinction 2. Understanding of blocking and nonblocking assignment assignment usi
- 2022-03-18 15:26:04下载
- 积分：1
-
DE2 FPGA盒
FPGA KIT DE2-35
This project outputs a selected voltaje using VGA DAC, the DAC module is controlled using LCD display and buttons.
- 2022-12-31 09:25:04下载
- 积分：1
-
7-segment
VHDL Design of BCD to 7-segment decoder
using PROM
- 2009-05-04 02:44:02下载
- 积分：1
-
spi
该程序是一个可完成订制化的SPI双向总线接口，时钟相位、极性，以及分频比全部可通过寄存器进行配置，已经在ISE下通过综合，占用资源少，强烈推荐
(The program is a complete custom of SPI bidirectional bus interface, clock phase, polarity, and the divider ratio can all be configured through the register, has been in the ISE through an integrated, small footprint, it is strongly recommended)
- 2013-07-02 14:07:16下载
- 积分：1
-
04_led_test
说明： FPGA控制外边led，并实现跑马灯等多种效果，用户可以自行控制(FPGA control outside led)
- 2020-06-16 09:40:02下载
- 积分：1
-
FFT_Verilog-master
说明： 16点verilog FFT，可供参考学习使用(16 points Verilog FFT can be used for reference)
- 2021-04-18 15:18:51下载
- 积分：1
-
波特率选择VHDL源代码没有错误调试
波特率可供选择的vhdl源程序,已调试无错误-Baud rate options VHDL source code has no error debug
- 2022-04-25 04:22:33下载
- 积分：1
-
一个可以综合的Verilog 写的FIFO存储器
内附文档说明
一个可以综合的Verilog 写的FIFO存储器
内附文档说明-a comprehensive Verilog can write FIFO memory attached document shows
- 2022-03-13 18:19:46下载
- 积分：1
-
学习应用FPGA pid实现
pid程序,新学者，使用FPGA学习，希望大家一起学习
- 2023-08-21 11:25:08下载
- 积分：1
