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玩转LVDS_USB
说明： verilog 版本，Xilinx玩转USB3.0，LVDS接口(verilog version,Xilinxplay with USB3.0,LVDS)
- 2021-01-01 16:01:57下载
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project_first
说明： basys3的数字钟，可以显示00.00-59.59(Digital clock of basys3,It can display 00.00-59.59)
- 2019-06-18 10:37:53下载
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USB1.1 IP核心控制设备，用硬件描述语言…
usb1.1的设备控制器IP核，是用verilog硬件描述语言写的-USB1.1 IP core for device control, written with hardware describing language of Verilog.
- 2022-01-30 21:54:55下载
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bt656_to_yuv422
从bt656数据流中提取出同步信号, 适合于搞fpga/cpld开发调式(bt656 internel sync to extern sync singal，
bt656 internel sync to extern sync singal)
- 2021-03-06 11:19:30下载
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基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码，其功能主要有：时间设置，时间显示，跑表，分频，日期设置，日期显示等...
基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码，其功能主要有：时间设置，时间显示，跑表，分频，日期设置，日期显示等-FPGA-based multi-functional Digital Clock Design and Implementation of typhoons and rainstorms are detailed Verilog HDL source code, its functions include: time settings, time display, stopwatch, frequency, date setting, date display
- 2022-02-12 09:36:35下载
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基数 4 蝴蝶算法的实现
给定的序列
x(n) 被摧毁成 4 序列的长度 N/4 每个。而不是划分
用密度泛函理论计算成两半在 RAD2，种四分。N 点
输入的序列被分成四个的子序列，x(4n)，x(4n+1)，，x(4n+2)，和
x （4n + 3），其中 n = 0，1，...N/4-1.Radix-4 使用日志4N
阶段，每个阶段有 N/4 蝴蝶。N/4 蝴蝶涉及每年
阶段和阶段数目是日志4N N 点序列。因此，
复杂的乘法次数是 3N/4 日志4N 和数目
复杂的加法是 12N/4 日志4n。在基数 2 FFT 的比较
复杂的乘法次数是减少 25%
- 2023-08-02 05:25:03下载
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imply logic
由忆阻器机制设计蕴含逻辑，内含testbench仿真文件(Design implied logic by memristor mechanism, including testbench simulation file)
- 2019-04-24 15:42:24下载
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quartus工具入门文档，altera公司官方软件翻译全文。
quartus工具入门文档，altera公司官方软件翻译全文。-tool for quartus entry documents, altera company official translation of the full text of the software.
- 2022-05-25 20:37:44下载
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from across the Xilinx website, learning some FPGA dynamic reconfigurable good e...
从Xilinx网站上下的，学习FPGA部分动态重配置很好的例子。-from across the Xilinx website, learning some FPGA dynamic reconfigurable good example.
- 2023-03-28 16:10:04下载
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FPGA
基于FPGA的数字系统设计,包含原理、工程应用和案例。(FPGA-based digital system design, including theory, engineering applications and cases.)
- 2010-10-12 21:34:00下载
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