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数控分频的一个工程

于 2022-05-22 发布 文件大小:165.28 kB
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数控分频的一个工程---包括vhdl源程序和编译后产生的相关文件-CNC dividing frequency of a project- including VHDL source code and compile the relevant documents after

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    alu 模块,算术逻辑单元,实现简单的控制模块,有最基本的几条指令-alu instruction
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    (7 4)汉明编码源程序,简单实用,可供大家下载,如有问题,望大家多多包含!((74) Hamming code source, simple and practical, available for everyone to download and, if problems, hope you lot included!)
    2010-01-13 11:37:25下载
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    基于VHDl的2FSK调制!用的是altera的quartus11软件(Based on VHDl the 2FSK modulation)
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    verilog分频器~时钟为50hmz,波特率采用9600bps~-Verilog clock divider ~ 50hmz, using baud rate 9600bps ~
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  • hls_bluebook
    非常好的catapult学习书, catabult 可用于高级综合,由c产生vhdl/verilog(very nice book for catabult study)
    2011-08-18 16:15:08下载
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  • BmpDecoder
    适用于Altera FPGA Nios II平台uClinux OpenCV之BmpDecoder的源码(Souce code of BmpDecoder for Altera FPGA Nios II uClinux OpenCV)
    2011-02-11 16:43:45下载
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  • verilog_lab_solution
    Verilog 实验代码。。。经典的,里面都是完整的项目文件。 ISE环境。(Verilog test code. . . Classic, which is a complete project file. ISE environment.)
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