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用VHDL语言实现的ARM处理器的标准内核的源代码程序，可在重用...
用VHDL语言实现的ARM处理器的标准内核的源代码程序，可在重用-use of the VHDL standard ARM processor core source code procedures, the reuse
- 2023-06-17 04:15:04下载
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HDMI_IP
说明： HDMI IP的verilog实现，vivado平台生成的IP核(Verilog implementation of HDMI IP)
- 2020-03-30 14:38:56下载
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VERILOG五POSPHY LEVEL3电路描述，可综合,已经过检验.
VERILOG五POSPHY LEVEL3电路描述，可综合,已经过检验.-Five POSPHY LEVEL3 Verilog circuit description can be integrated, has been tested.
- 2022-02-20 20:59:44下载
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Taxi-automatic-billing
出租车自动计费系统的verilog程序代码(Taxi automated billing system verilog code)
- 2009-10-08 10:07:15下载
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convotion_decode
用verilog写的卷积码的编码程序以及viterbi译码程序(Use verilog write convolution code coding procedures and viterbi decoding program)
- 2012-09-06 20:24:55下载
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8_BUS
BUS documentation and map reffereces
- 2020-06-25 19:40:02下载
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axi_jesd204b
ADI JESD204接口的ADC与Xilinx FPGA接口IP，包含Verilog和VHDL源代码，AXI总线接口，ADC串行控制接口(ADI IP for interfacing JESD204 ADC to Xilinx FPGA, include Verilog/VHDL source code, AXI interface and serial config interface
)
- 2021-03-29 15:09:10下载
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以太网MAC core.this是etherenet UDP的应用
ethernet mac core.this is the etherenet udp application
- 2022-02-10 06:08:39下载
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Cordic 算法实现
Cordic 算法，并用该算法实现 sin 和 cos 函数。
在这个 cordic 算法顶层下，有 4 个模块。分别为按钮脉冲检测 btnPulse，角度输入 ang，板卡显 示 disp，算法核心 cordic。
BtnPulse 按分频后的时钟间隔检测对应按钮位置，当检测到连续三次的结果依次为 0、1、1 时 发送一次按钮脉冲 pulse。pulse 被作为 ang 模块的时钟，在每个 ang 的上升沿，根据按钮的对 应位置将相应的数据进行增加或减少。
显示模块 disp 将进行运算后的对应的三角函数值对应到数码管上。其中，实现象限的功能是根 据在第二第四象限的 sin，cos 结果的绝对值与在第一象限相比是将 sin 值和 cos 值交换。而第三 象限的绝对值保持不变。因此，该程序实质上仅计算第一象限的三角函数值，位于其他象限的 在 disp 模块中改变了显示值。正负是通过判断哪种三角函数位于某个象限，通过少量组合逻辑 即可得到。
在 cordic 算法模块中，为了增加计算的精度，选择了进行 28 次迭代。而为了方便移位运算，将 角度数据长度拓展至 32 位，将 cordicPipeline 模块中的数据长度变为 52，由于在其他模块中使 用了 IEEE.STD_LOGIC_UNSIGNED，为了防止冲突，选择手动计算符号位。由于大部分运算均是 重复，因此只要在 cordic 模块中反复调用 cordicPipeline 模块即可，仅需为 cordicPipeline 模块添 加一个使能输入，当计数到 28 时使能失效，停止运算。
- 2022-01-31 04:14:12下载
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TCD1304_drive
FPGA驱动TCD1304AP线阵CCD，并经采集将数据通过串口传输至上位机(FPGA drives TCD1304AP linear CCD, and by collecting the data transmitted through the first bit machine serial)
- 2021-05-15 18:30:02下载
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