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一个同步有限状态机(FSM)的设计是一个数字的共同任务…

于 2022-01-26 发布 文件大小:118.62 kB
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代码说明:

Designing a synchronous finite state machine (FSM) is a common task for a digital logic engineer. This paper discusses a variety of issues regarding FSM design using Synopsys Design Compiler. Verilog and VHDL coding styles are presented, and different methodologies are compared using real-world examples.

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  • mdio
    使用verilog语言进行编码 完成mdio接口访问phy8201芯片的功能(Use verilog language to encode the mdio interface to access the function of phy8201 chip)
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    FPGA与HDMI ADV7511接口源代码(FPGA HDMI Adv7511 interface)
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  • cpu
    cache,实现了部分简单指令,仿真模拟确认可行(Single-cycle CPU, to achieve some simple instruction, simulation confirm feasible)
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  • DPD_project
    预失真算法中,包络解波部分的verilog代码,有部分错误(envelope calculation of DPD algorithm ,verilong HDL language)
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    许多非常有用的 Verilog 实例: ADC, FIFO, ADDER, MULTIPLIER 等(many very useful Verilog examples : ADC, FIFO, ADDER, MULTIPLIER etc.)
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    Quartus II 7.2最完美的license破解器!(Quartus II 7.2 FULL and perfect License!)
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  • PmodTMP Weatther Sttattiion 演示
    此演示展示了如何利用两个 PmodRF1 无线无线电收发器进行数据通信。 该项目分为两个组成部分,一个基站和远程站。每个站是 由 Cerebot 纳米微控制器板,接收从温度数据控制 PmodTMP 温度计。 从监控站的温度数据通过无线方式传输到基站使用 两个 PmodRF1s。一旦基站接收到的远程温度数据,它显示两个 PmodCLS 显示屏上的基地和远程温度。远程站然后再睡 30 秒钟,以节省电池电量。30 秒后远程站花和传输另一种 温度读数和进程重复。
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  • generate-coordinates
    使用VHDL编写语言,巧妙的利用计数器和循环输出一个坐标系,由于VHDL出现负数比较麻烦,全部由正数代替,输出一个原点在中心,半径128的256×256的坐标。方便坐标变换以及用此坐标做算法。(Use of VHDL language, clever use of counter and loop outputs a coordinate system, because VHDL negative too much trouble, all replaced by a positive number, the output an origin at the center, radius 128 256 256 coordinates. Convenient coordinate transformation and coordinate to do with this algorithm.)
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