▍1. 出租车自动计费系统，功能完善，方便快捷，十分好用
出租车自动计费系统，功能完善，方便快捷，十分好用-taxi
更多选项
▍2. FPGA 智能车
智能小车的FPGA程序，能实现小车的前进，后退，转弯，使得小车走一个正方形后停止下来，程序采用vhdl硬件描述语言。 智能小车的FPGA程序，能实现小车的前进，后退，转弯，使得小车走一个正方形后停止下来，程序采用vhdl硬件描述语言。 智能小车的FPGA程序，能实现小车的前进，后退，转弯，使得小车走一个正方形后停止下来，程序采用vhdl硬件描述语言。
▍3. DE2 FPGA盒
FPGA KIT DE2-35 This project outputs a selected voltaje using VGA DAC, the DAC module is controlled using LCD display and buttons.
▍4. 用VHDL写的交通灯控制源码，原创，希望对大家有所帮助
用VHDL写的交通灯控制源码，原创，希望对大家有所帮助-Use VHDL to write a traffic signal-controlled source, originality, and they hope to help everyone
▍5. this project is based on half adder ,full adder,half subtractor and full subtrac...
this project is based on half adder ,full adder,half subtractor and full subtractor using vhdl.this is the 100 correct code,reference is taken from book digital electrionics written by anand kumar.please use quatrus to access this code.this code can be used for the final year project for engineering. Here dataflow techniques and behavioural techniques are used. - this project is based on half adder ,full adder,half subtractor and full subtractor using vhdl.this is the 100 correct code,reference is taken from book digital electrionics written by anand kumar.please use quatrus to access this code.this code can be used for the final year project for engineering. Here dataflow techniques and behavioural techniques are used.
▍6. 内有LED译码器，汉明纠错译码器，地址译码器，最高优先译码器，双2－4译码器等VHDL的源代码...
内有LED译码器，汉明纠错译码器，地址译码器，最高优先译码器，双2－4译码器等VHDL的源代码-decoder, Hamming error correction decoder, address decoder, the highest priority decoder, dual 2-4 decoder such as VHDL source code
▍7. program vending machine at the core function, with three kinds of commodity pric...
程序实现自动售货机的核心功能，设有3种价格的商品，可选择数量，有找钱功能。-program vending machine at the core function, with three kinds of commodity prices, the number of choice, having to function.
▍8. VHDL数字系统设计和工程实践1，包含原理，真值表和原理图，以及VHDL源代码....
VHDL数字系统设计和工程实践1，包含原理，真值表和原理图，以及VHDL源代码.-VHDL digital system design and engineering practice, one that contains principles, truth table and schematic, as well as VHDL source code.
▍9. 非常好的VHDL音乐
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity song is port(clk_4MHz,clk_4Hz:in std_logic; ----预置计数器和乐谱产生器的时钟 digit:buffer std_logic_vector(6 downto 0); ----高、中、低音数码管指示 zero:out std_logic_vector(4 downto 0); ----用于数码管高位置低
▍10. 本设计可直接用作时钟计数器
本设计可直接用作时钟计数器，同时有调时，定时功能。 Led[3:0]显示秒钟的变化情况。 func用作计时，调时，定时功能转换。 Ledarrive用于提示计时时间已到。 change可使秒钟在数码管显示。 plus键在调时计时时使时钟加一。 shift用于调时计时时分计时与时计时的调整转换。
▍11. verilog HDL语言，对于超大规模集成电路开发学习非常有好处
verilog HDL语言，对于超大规模集成电路开发学习非常有好处-verilog HDL language, for ultra-large-scale integrated circuits are very beneficial to the development of learning
▍12. 基于Verilog HDL的完整数字跑表工程，在试验机台上运行验证通过了的。 用8位7段数码管分别显示微妙，秒，分。 有开始，暂停，复位功能。 学习...
基于Verilog HDL的完整数字跑表工程，在试验机台上运行验证通过了的。 用8位7段数码管分别显示微妙，秒，分。 有开始，暂停，复位功能。 学习VerilogHDL的经典例子，添加了显示功能。-Complete Verilog HDL-based digital stopwatch works in the test machine is running verify pass the platform. With 8-bit 7-segment digital tube showed the delicate, seconds, minutes. Has started, pause, reset. Learning VerilogHDL classic example of adding a display.
▍13. Verilog编写的简单异步串口 完全原创，站长请查看内容
Verilog编写的简单异步串口 完全原创，站长请查看内容-Verilog prepared by the simple asynchronous serial completely original, the station can be accessed content
▍15. pc104接口的verilog代码，仅供参考
pc104接口的verilog代码，仅供参考-pc104 verilog interface code for reference purposes only
▍16. DSP 程序的测试 很有用的 仪器上面用的
DSP 程序的测试 很有用的 仪器上面用的-DSP testing procedures very useful in the above apparatus
▍17. crc循环冗余校验码，用于对传输信号进行编码校验，是信息更可靠...
crc循环冗余校验码，用于对传输信号进行编码校验，是信息更可靠-crc cyclic redundancy check code used to transmit coded signals to verify, the information is more reliable
▍18. 这是用VHDL编写的CRC32
这是利用VHDL编写的一个CRC32的代码，文档只有代码，具体原理请参考其他文献-This is the use of VHDL prepared a CRC32-code, the document is only a code Please refer to specific tenets of other literature
▍19. vhdl 实验报告 verilog rs触发器 vhdl实验 vhdl 实验 报告 verilog rs触发器 vhdl实验...
vhdl 实验报告 verilog rs触发器 vhdl实验 vhdl 实验 报告 verilog rs触发器 vhdl实验-Experimental report VHDL VHDL verilog rs flip-flop experiment experimental report VHDL VHDL verilog rs flip-flop experiment
▍20. dp_xiliux the CPLD Verilog design experiments, clock demo. code test.
dp_xiliux 的 CPLD Verilog设计实验,时钟演示.代码测试通过. -dp_xiliux the CPLD Verilog design experiments, clock demo. code test.
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