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▍1. 主从 J-K 触发器

这给了主从模式的 JK 触发器，可以用来排除竞争周围条件。欢迎大家下载、试用。谢谢大家的支持！

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2023-04-30发布
Verilog Verilog

▍2. UDP协议的Verilog代码

采用Verilog语法编写的UDP协议网络  能够实现UDP包的发送和接收 采用Verilog语法编写的UDP协议网络  能够实现UDP包的发送和接收 采用Verilog语法编写的UDP协议网络  能够实现UDP包的发送和接收

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2023-04-27发布
Verilog Verilog

▍3. 可以在Verilog HDL协议实现

本控制器与博世参考模型测试

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2023-04-23发布
Verilog Verilog

▍4. 双精度浮点核心Verilog

应用背景IEEE-754标准的双精度浮点单元。4操作（加法，减法，乘法，除法）的支持，以及4的舍入模式（最近，0，Inf，-Inf）。本机还支持非规格化数，这是罕见的因为大多数浮点单位对非规格化数为零。单位可以运行在185 MHz的时钟频率高达一个Virtex5目标设备。关键技术特征•该单元被设计为同步到一个全局时钟。所有寄存器都在时钟的上升沿更新；•所有寄存器可以重置一个全局复位；的乘法运算是破碎的利用25×18多块在Virtex5 dsp48e片。25 x 18乘补码块将进行24×17无符号乘法，所以它需要9 dsp48e切片进行53×53位乘法需要加倍的双精度浮点数的 ；- fpu_double V是顶层模块。输入信号是；1）时钟& nbsp；2）RST  ；•3）使能及；（4）rmode舍入模式） ；5）fpu_op（操作码） ；6）OPA（64位浮点数） ；7）OPB总线（64位浮点数） ；•输出信号是；（1）输出（64位浮点输出）；（2）准备好了（输出准备好）；3）底流 ；•4）溢出；5）精确 ；6）例外及；•7）无效和；•每个操作都需要以下数量的时钟周期来完成；•1、另外：20个时钟周期；•2、减法：21个时钟周期；•3、乘法：24个时钟周期；•4、71个时钟周期；这比一些浮点单元长，但支持非规格化数需要几个逻辑层次和较长的潜伏期。

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2023-04-22发布
Verilog Verilog

▍5. 实现流水线的2D-DCT的MPEG压缩

二维DCT将N个块×N个像素从空间域变换到频域。在压缩之前，在存储器中的图像数据被分成多个块。每个块由8×8个像素。图。图2示出了在所得到的系数块中，左上角的系数表示直流成分或像素块的平均亮度。移动到右边的系数代表高增长水平空间频率。向下移动时，系数代表增加垂直空间频率。在右下角的系数代表最高的对角频率。由于其在图像压缩的优势，是一个有趣的研究课题，邀请许多研究人员，以及其他参加。这样可以使DCT的许多算法的开发。

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2023-04-22发布
Verilog Verilog

▍6. sdram verilog

sdram FPGA verilog设计  有源码有设计文档

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2023-04-21发布
Verilog Verilog

▍7. verilog代码 cordic 核心

Cordic 核心的100%行为实现。其核心是通过高度可配置的定义。验证平台是包括在内的。请参阅详细信息包括的手册

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2023-04-19发布
Verilog Verilog

▍8. RS232协议Verilog实现

RS232协议的Verilog简单实现，包含发送和接收模块。

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2023-04-18发布
Verilog Verilog

▍9. wtb hdlc_txd verilog

基于FPGA的WTB车载网络HDLC发送verilog代码，带CRC16校验码，已经通讯测试验证数据发送正常。

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2023-04-16发布
Verilog Verilog

▍10. 终结者扰频器

In 电信, a 扰频器是一种设备，则转置或反转信号或以其他方式进行编码 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

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2023-04-16发布
Verilog Verilog

▍11. verilog 万能流水灯

FPGA流水灯程序  适合新手学习FPGA，板子用的是Altera,只是其中一种方法，简单的会了，以后就不成问题了

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2023-04-15发布
Verilog Verilog

▍12. FPGA产生纳秒脉冲

FPGA产生纳秒脉冲,可用于驱动激光雷达

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2023-04-15发布
Verilog Verilog

▍13. 分频及姓名输出

对 50 MH z时钟 资源 进行分频， 输出128 KHz时钟信号，将姓名 的 ASCII 码存在数组 中， 并 128 KH z输出每时钟分频原理如下：分频因子为194H，计数器从0计数，clk上升沿有效，当计数器累加到194H时，此时已经完成了clk128周期的一半，此时使clk128翻转，之后分频因子清零，1/2个周期结束，计数器重新开始计数直到下一次翻转。

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2023-04-13发布
Verilog Verilog

▍14. Verilog HDL 4bit_processor

RTL码由控制、alu、寄存器、keych模块等组成。。。

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2023-04-12发布
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▍15. fft source code

FFT源代码64。

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2023-04-12发布
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▍16. 状态机的显示

此代码是一个状态机（西班牙）对FPGA nexys3 7段显示器显示一个4个字母。该代码是verilog语言进行

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2023-04-11发布
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▍17. 基于VGA显示的10路逻辑分析仪

FPGA 的VGA显示应用。最大采样频率100M，共十个采样通道，存储深度为每通道1024位。带时间标线，显示区域可移动。最终将波形数据显示到VGA显示器上。用Quartus ii进行设计，仿真工作。最后可在开发板上进行硬件测试。

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2023-04-08发布
Verilog Verilog

▍18. SDRAM驱动程序

这是网上找到的一篇关于SDRAM 驱动的程序，注解非常详细，并且很有条理。但因为很久的程序了，所以忘记了出处，印象中是特权同学的。

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2023-04-07发布
Verilog Verilog

▍19. axilite_axistream_bfm

axilite_axistream_bfm，有了这个仿真模型，可以模拟AXI总线的读写时序，开发用户自定义功能的IP核，再也不用频繁的下载到FPGA开发板中测试了，也不需要使用繁琐的逻辑分析仪如chipscope、signaltap等工具调试代码，一切bug都可以在仿真过程中解决掉。

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2023-04-06发布
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▍20. FPGA控制DM9000A进行以太网数据收发的Verilog实现

FPGA控制DM9000A进行以太网数据收发的Verilog实现, 详细描述了DM9000A网络接口芯片的功能，对于DE2开发板上的学习很有帮助。还上载了C程序的实现以及Verilog 代码的实现，

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2023-04-06发布
Verilog Verilog

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