登录

最新会员 最新下载

头像

成为了本站VIP会员

01月05日 00:38
头像 松坂砂糖

成为了本站VIP会员

2024-12-25 15:38
头像 影

成为了本站VIP会员

2024-12-25 12:28
头像 waiting

成为了本站VIP会员

2024-12-25 12:10
头像 .

成为了本站VIP会员

2024-12-24 23:54
头像 木槿暖夏

成为了本站VIP会员

2024-12-24 23:29
已选条件
  1. 编程语言：Verilog
  2. 代码类别：所有
  3. 发布时间：今天
全部撤销
编程语言 更多 收起
代码类别 更多 收起
发布时间
更多选项

▍1. 用Verilog实现的八位存储器参考代码

我们按照应用的需求来定义计算机，本文介绍一个非常简单的CPU的设计，它仅仅用来教学使用的。我们规定它可以存取的存储器为64byte，其中1byte=8bits。所以这个CPU就有6位的地址线A[5：0]，和8位的数据线D[7：0]。 　　我们仅定义一个通用寄存器AC（8bits寄存器），它仅仅执行4条指令如下： 　　Instruction 　　Instruction Code 　　Operation 　　ADD 　　00AAAAAA 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

1
下载
92
浏览
2022-04-28发布
Verilog Verilog

▍2. usb接口系统设计实例

fpga usb接口系统设计实例,实现了usb通讯，控制相关器件完成高速数据采集，存储，数据处理。-fpga usb interface system design example, the realization of the usb communications, control-related devices to complete high-speed data acquisition, storage, data processing.

1
下载
50
浏览
2022-04-28发布
Verilog Verilog

▍3. AMBA APB协议

APB是专为低带宽控制访问，就系统的外围设备例如寄存器接口。这种总线具有一个地址和数据相类似的AHB，但大大减少，低复杂度的信号列表中（例如，没有脉冲串）。它支持32位和66 MHz的信号。 APB主机和从机

1
下载
95
浏览
2022-04-28发布
Verilog Verilog

▍4. 用FPGA控制nrf24l01的收发消息。

该文件中包括整套的用FPGA控制的nrf24l01的收发消息功能。通过用温度传感器ds18b20，在一个FPGA中测出温度，然后用无线nrf24l01发送出，在另外一个FPGA中的nrf24l01中接收发送过来的数据，并进行处理，并将测试出的温度数据用数码管读出。该文件为整套代码，在ep4ce22f17中测试成功。

1
下载
51
浏览
2022-04-27发布
Verilog Verilog

▍5. 基于AHB的SDRAM Verilog代码

该代码为基于AHB总线的SDRAM Verilog代码，对于进一步理解AHB协议有很大帮助，非常适合AMBA的初学者

2
下载
71
浏览
2022-04-27发布
Verilog Verilog

▍6. altera实现的UDP协议（Verilog实现）

Verilog实现的udp协议，比网络上的资源更加丰富，想要了解altera tse相关源码，就大胆下载吧，给你想要的一切。

1
下载
72
浏览
2022-04-27发布
Verilog Verilog

▍7. FPGA密码锁状态机的设计

使用的是Verilog HDL编写的状态机的设计。完成的密码锁的解锁，上锁功能，密码锁的修改密码功能，使用的飓风的开发板完成的实验。使用数码管显示密码，用led灯及蜂鸣器提示密码的正确与否，代码比较简单，使用Modlisme仿真的波形比较清楚。代码的注释很多。很适合入门者学习。

1
下载
73
浏览
2022-04-27发布
Verilog Verilog

▍8. 乔尔迪奇算法

CORDIC （协调旋转数字计算机） 是一种算法计算先验 功能类似正弦和余弦反正切值。该方法还可以进行轻松地扩展来计算广场 根，以及双曲函数。 该算法的工作原理是降低为其成微轮换数目计算 反正切值预计算并加载在一个表中。此方法可以减少到计算 加法、 减法，进行比较，并转移。由 Fpga 轻松地执行所有功能。 高度可配置的乔尔迪奇核心实现第 1 象限坐标旋转数字计算机 要计算超越函数算法。核心通过 " 在源中定义，可以实现 RTL 三个体系结构之一： 组合 迭代 流水线 组合实现解决方程在一个时钟周期为许多级别的代价 逻辑。迭代的方法将问题分解成迭代次数。这种方法

1
下载
54
浏览
2022-04-26发布
Verilog Verilog

▍9. 除頻器

altera Quartus Prime 15.1 Standard Edition的 I2C master code. 含除頻器

1
下载
44
浏览
2022-04-26发布
Verilog Verilog

▍10. 可编程 GPIO 外围 APB 奴隶界面

可编程的一般目的编程 I/O （GPIO） 外围设备。此组件是一个 AMBA 2.0 兼容先进的外设总线 （APB） 奴隶装置。DW_apb_gpio 块： ■ APB 接口或从 APB 桥的主要接口，下列功能团体■ 外部数据接口或从 I/O 垫■ 辅助硬件数据接口给或来自辅助数据接收器或源■ 中断接口或从中断控制器

1
下载
56
浏览
2022-04-25发布
Verilog Verilog

▍11. 基于Verilog的IIC协议的实现

用Verilog代码来实现iic协议，主要是通过两个按键来控制读写命令，读取的数据最后用数码管显示出来，代码里面有很详细的注释和说明。

1
下载
59
浏览
2022-04-25发布
Verilog Verilog

▍12. 简单选择器的verilog实现 有testbench

资源描述 简单选择器的verilog实现 有testbench,帮助学习verilog编码方式。 Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式  

1
下载
59
浏览
2022-04-23发布
Verilog Verilog

▍13. 展位加法器

这是 32 位输入 Booth 型乘法器。 此模块具有 64 位输出。 本模块还具有确定输入的状态，无论符号或无符号的 is_signed 输入

1
下载
51
浏览
2022-04-23发布
Verilog Verilog

▍14. RS编解码的FPGA实现

RS（255,239） FEC , 编解码， FPGA， 《RS编解码的FPGA实现》， 东南大学硕士论文用到的源代码，以及详细讲解-RS（上传 (上传 (1)1)255,239）， FEC， encoding and decoding, postgraduate s essay

3
下载
100
浏览
2022-04-20发布
Verilog Verilog

▍15. FPGA内部实现数据大小排序方法

在FPGA内部实现数据大小排序是一件非常困难的事情，本例中以流水线方式实现16个数据的排序！

1
下载
72
浏览
2022-04-20发布
Verilog Verilog

▍16. 浮点乘法Verilog FPGA

数字乘法器，作为现代计算机中必不可少的一部分，其设计工作越来越受到人们的重视。本文采用硬件描述语言verilog HDL设计了一个基于补码一位乘法的浮点乘法器，设计功能完善，灵活性较好。理论依据包括浮点运算和补码一位乘法运算。本文对开发环境，测试环境做了简要介绍，并对设计过程进行了详细的描述分析，使用Modelsim软件的Simulator模块进行了功能仿真

1
下载
44
浏览
2022-04-20发布
Verilog Verilog

▍17. AD9469 FPGA 代码 软件无线电前端

AD9469 FPGA 代码  软件无线电前端 AD9469 Verilog 代码  FIFO后数据处理等

1
下载
49
浏览
2022-04-19发布
Verilog Verilog

▍18. FPGA_电梯控制器

本代码主要完成了一个以FPGA为平台的模拟电梯控制器。该设计以Xinlinx 公司Spartan3E  250  板为平台，结合了LCD1602外设和rs232串口发送外设，成功的实现了对一个三层楼的电梯实时运行状态的模拟，1602实时显示电梯及门的状态，并通过串口将当前楼层发送给电脑。代码语言为Verilog HDL.本设计使用的算法思想有三：1、将多个输入信号合并为一个信号。2、Moore 状态机的使用3、电梯多个状态的处理以及处理原则 共同学习，共同进步。

1
下载
59
浏览
2022-04-18发布
Verilog Verilog

▍19. 基于verilog的出租车付费系统

基于verilog的出租车付费系统 带验证模块

1
下载
60
浏览
2022-04-18发布
Verilog Verilog

▍20. 充分验证的iic

充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。  

2
下载
62
浏览
2022-04-18发布
Verilog Verilog

Copyright© 2019-2025 | Powered by Imdn | 浙ICP备16007336号 | IMDN交流 | 联系客服（QQ：3324461878）

本网站资源收集自网络及网站用户上传，若有侵权请邮件至（3324461878@qq.com），核实后我们会在24小时内删除，谢谢！