登录
首页 » Verilog » 简单选择器的verilog实现 有testbench

简单选择器的verilog实现 有testbench

于 2022-04-23 发布 文件大小:1.19 MB
0 61
下载积分: 2 下载次数: 1

代码说明:

资源描述 简单选择器的verilog实现 有testbench,帮助学习verilog编码方式。 Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language),以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式  

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • FIRDF_design
    FIR带通、带阻滤波器设计,需要输入截止频率以及容许偏差。(FIR band pass and band stop filter design)
    2020-09-28 15:17:44下载
    积分:1
  • 8.8-URAT-VHDL
    URAT VHDL程序与仿真 URAT the VHDL program and Simulation (URAT the VHDL program and Simulation )
    2012-04-09 20:53:45下载
    积分:1
  • SDRAM驱动程序
    这是网上找到的一篇关于SDRAM 驱动的程序,注解非常详细,并且很有条理。但因为很久的程序了,所以忘记了出处,印象中是特权同学的。
    2023-04-07 00:25:04下载
    积分:1
  • weitb
    在数字通信中,通常直接从接收到的数字信号中提取位同步信号,这种直接法按其提取同步信号的方式,大致可分为滤波法和锁相法。锁相法是指利用锁相环来提取位同步信号的方法,本设计方案就是基于锁相环的位同步提取方法,能够比较快速地提取位同步时钟,并且设计简单,方便修改参数。采用Quartus II设计软件对系统进行了仿真试验,并用Altera的Cyclone II系列FPGA芯片Ep2c5予以实现。(In digital communication, usually from receiving directly in digital signal extracted a synchronized signal, the direct method according to the extraction synchronized signal way, can be roughly divided into filtering method and phase lock method. Phase lock method is using of phase locked loop to extract a synchronized signal method, the design scheme is based on phase locked loop of a synchronous extraction method and can be quickly extract a synchronous clock, and design simple, convenient modification parameter. The Quartus II design software of the system, and the simulation test Altera Cyclone II FPGA chip to achieve Ep2c5 series.)
    2020-12-01 10:39:28下载
    积分:1
  • fenpin
    这是一个二进制的最简单分频器,是一个简短的fpga代码,用verilog书写(This is the most simple of a binary frequency divider, the fpga is a short code, written in verilog)
    2013-11-17 15:01:30下载
    积分:1
  • Verilog-learning-experience
    初学学习verilog的经验,可以帮助新手以正确的思维方式,学习方法学习。(Verilog learning experience)
    2013-09-30 09:51:04下载
    积分:1
  • FCFS_PROJECT_A
    FCFS (First Come First Served) with Database
    2014-10-09 20:23:32下载
    积分:1
  • Crack_QII72_FULL_License
    Quartus II 7.2最完美的license破解器!(Quartus II 7.2 FULL and perfect License!)
    2012-03-09 11:15:22下载
    积分:1
  • homework32
    说明:  这是32位移位寄存器,是用verilog编写的,能够实现从1到31位的左或右的移位(This is a 32-bit shift register, is prepared verilog, can be realized from the 1-31 shift left or right)
    2009-07-27 15:54:00下载
    积分:1
  • LMS算法FPGA仿真
    自适应滤波器算法LMS ,的FPGA实现,采用VERILOG实现。(LMS, an adaptive filter algorithm, is implemented on FPGA and VERILOG.)
    2020-06-24 01:00:02下载
    积分:1
  • 696518资源总数
  • 104321会员总数
  • 14今日下载