▍1. 一种新型设计的可逆 2:4 译码器
可逆的逻辑已收到
基于Digilent Basys3的贪食蛇游戏,Xilinx Aritix7-35T FPGA芯片,用板载按键操作,VGA输出到显示器
斐波那契数列序列产生模块,对于学习有限状态机(FSM)和数据通道(FSMD)的朋友来说很有用处,包括斐波那契数列的产生模块以及测试模块,
很简单的一个分频器设计,不过不光是分频器,里面还加入了一些其他功能,e.g.七段译码管,138译码器等元素
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EEPROM HDC2010温湿度传感器的verilog读写代码,IIC通信,Verilog,测试通过
作为一种古老的接口,支持的分辨率远高于HDMI和DVI,1920分辨率根本不在话下,本设计在QUARTUS下设计,编译,加载运行通过效果良好。
编辑销计划以使其更适合您的 DE2 系列主板。这是一个时钟/计时器,它使用 DE2 液晶显示当前时间。一个基于 vhdl 语言的状态机用于与液晶显示控制器进行通信。Key2 按钮重置时间。所有的 VHDL 源代码是包括在内的。
wirebus总线nand flash controller,基础入门控制器,内存管理,fpga实现。已编译通过。编译平台quartus ii
串行外设接口(SPI)是一个序列,同步通信协议,标准的微处理器,微控制器和外围设备。它提供了不同的设备,如微控制器,微处理器,ADC,DAC的接口,Flash存储器等。SPI主 请点击左侧文件开始预览 !预览只提供20%的代码片段,完整代码需下载后查看 加载中 侵权举报
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这个是以前做的毕业设计中的,利用RC的充放电来实现AD采集的程序,利用高精度的电阻和电容,接在FPGA的一个IO口,利用充放电算法,实现高精度低成本的AD采集。
精心编写H.264/AVC 基线解码器 IP 核心。 可以在目录下找到用法说明: trunk/doc/nova_spec.doc 此外包含矢量文件。 Extremmely 容易理解。
平行 CRC verilog生成器已经被写在 c + + 生成一个并行CRC verilog 代码,对于给定的用户定义的数据宽度和 CRC 多项式。这是从 outputlogic.com。这直接执行算法应用于该网站。
samsung K9 nandflash控制器,有设计源码和设计文档
专用的内存控制器是素数在不包含的微处理器的应用程序的重要性(高端应用)。内存控制器提供内存刷新指令信号,读取和写入操作和SDRAM的初始化。我们的工作将集中于ASIC双数据速率(DDR)SDRAM设计方法控制器位于DDR SDRAM和总线之间高手。控制器简化了SDRAM命令接口标准的系统的读/写接口,也优化的读/写周期的存取时间。双倍数据速率(DDR)SDRAM控制器使用Cadence RTL实现编译器。