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feibonacc序列产生模块

于 2023-03-07 发布 文件大小:943.74 kB
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斐波那契数列序列产生模块,对于学习有限状态机(FSM)和数据通道(FSMD)的朋友来说很有用处,包括斐波那契数列的产生模块以及测试模块,

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  • 不动点在Verilog的真正功能
    此功能需要写在你的模块结束或在您的测试台,显示你的定点实数。
    2022-01-30 18:42:57下载
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  • 基于Xilinx FPGA的OFDM通信系统基带设计
    使用ISE软件实现OFDM通信系统的框架搭建,完成上板前的仿真工作(Realization of OFDM communication system with ISE software)
    2019-03-28 10:21:02下载
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  • polyphaseFIR_1v0
    polyphase fir dilter
    2016-02-19 21:32:07下载
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  • spi
    VHDL实现SPI功能源代码 -- The SPI bus is a 3 wire bus that in effect links a serial shift -- register between the "master" and the "slave". Typically both the -- master and slave have an 8 bit shift register so the combined -- register is 16 bits. When an SPI transfer takes place, the master and -- slave shift their shift registers 8 bits and thus exchange their 8 -- bit register values.(SPI realize the functional VHDL source code The SPI bus is a 3 wire bus that in effect links a serial shift register between the )
    2021-04-29 10:58:43下载
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  • STM32与FPGA通信
    stm32与fpga之间的通信,协议是SPI的,可双向通信(双向通信需要自己例化,只例化了fpga到stm32)(Communication between STM32 and FPGA, the protocol is SPI, two-way communication (two-way communication needs to be taken as an example, only FPGA to STM32))
    2020-11-16 09:49:40下载
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  • ALU con operaciones de suma · · 雷斯塔
    》 后简单 que 准许 observar la programación de diversas funcionalidades en una ALU en verilog 的 usando instrucciones de 》 后 muy 明了。
    2022-02-11 23:41:42下载
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  • fir4btp
    4tap FIR filter in verilog code
    2014-01-13 22:30:58下载
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  • RS_Encode_Decode
    RS(255,223)编解码算法。verilogHDL代码实现,在XILINX的芯片上得到验证。不包含任何IP核,方便移植到任何FPGA芯片。(RS (255223) encoding and decoding algorithm. VerilogHDL code to achieve, in the XILINX chip to be verified. Does not contain any IP core, easy to transplant to any FPGA chip.)
    2016-01-21 12:07:34下载
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  • EP3C16_Nios_MMA7455
    实现基于NIOS的 EP3C16与加速度传感器NMA7455的IIC基本通信(Realization of based on NIOS EP3C16 and acceleration sensor NMA7455 IIC of basic communication )
    2013-01-29 13:22:50下载
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  • AXI协议的slave的verilog实现
    AXI(Advanced eXtensible Interface)是一种总线协议,该协议是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0协议中最重要的部分,是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的,支持不对齐的数据传输,同时在突发传输中,只需要首地址,同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问,并更加容易就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA 标准内容,满足超高性能和复杂的 请点击左侧文件开始预览 !预览只提供20%的代码片段,完整代码需下载后查看 加载中 侵权举报
    2022-07-20 13:16:27下载
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