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16*16移位相加乘法器verilog代码
这是上传的运用移位相加的方法进行16*16的有符号数乘法运算verilog代码实现及测试程序，如果需要测试负数相乘，可以将测试程序中的乘数或被乘数的最高位改为“1”，对于有符号数来说，最高位为1即表示负数。有需要的童鞋可以自行下载哦~
- 2022-01-30 12:03:58下载
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CCT
spansion file system包括FTL功能, 支持NAND, NOR, SPI flash.(spansion file system including FTL module, support NAND, NOR, SPI flash.)
- 2021-02-04 13:09:58下载
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HDB3
HDB3 encoder and decoder(HDB3 decoer)
- 2020-11-11 12:29:45下载
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Raster_Requ_Ctrl
电路四倍频算法，具有去毛刺，整形功能，方向及计数(Circuit quadruple frequency algorithm, with deburring, shaping function)
- 2020-06-20 01:00:02下载
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cnt60
60进制计数器,（由一六进制和十进制连线组成）(60 binary counter (hexadecimal and decimal by a connection form))
- 2011-11-29 10:48:37下载
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I2C
说明： 一种能简单的实现I2C通讯的代码，对于主机和从机之间的通讯讲解的很清楚。(A Code for I2C Communication)
- 2020-06-18 23:20:02下载
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Convolution
卷积程序的Verilog程序，实现卷积功能(Convolution program Verilog program to achieve convolution function)
- 2017-10-14 19:46:22下载
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Lab15_sw2reg
开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。(Design of switching data is loaded into the register and display the.3. design and implementation of a 4 switch content storage circuit to a 4 bit register, and in the 7 section of the most on the right shows the register in the sixteen decimal digital display tube. We used to go to the jitter module clock_pulse, with btn[0] as the input 8 bit register module, as the loading signal by btn[1] 7 segment display module on the x7segbc pipe frequency module clkdiv, clk190 clock signal for generating module clock_pulse and x7segbc.)
- 2014-03-30 09:50:48下载
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verilog 实现ML检测算法
应用背景基于ZC706和AD9361实现MIMO无线信号的检测，接收端采用最大似然检测算法实现信号的检测。检测出发射端发送额BPSK信号。当然也可以是QPSK，16QAM,64QAM等信号。关键技术接收端需要进行信号的粗同步检测、精同步检测，粗频偏估计、精频偏估计和频偏补偿，信道估计，残留相位跟踪和最大似然检测算法来检测出发射信号。
- 2023-07-09 02:10:04下载
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I2C_CSDN
说明： verilog 编写的I2C程序，控制D/A的(I2C program written by Verilog to control D/A)
- 2020-06-18 21:20:02下载
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