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是用VHDL语言写的对A/D转换模块的控制程序，希望对大家有帮助。...
是用VHDL语言写的对A/D转换模块的控制程序，希望对大家有帮助。-VHDL language is used on the A/D conversion module control procedures, in the hope that everyone has to help.
- 2023-05-25 06:40:03下载
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32位二进制除法器2
- 2023-01-06 11:10:03下载
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fpga
电子密码锁的相关程序，很好很耐用！但水平有限啊！！(Electronic combination lock procedures，
)
- 2010-12-20 21:51:05下载
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一款介绍Soc使用的PDF文档供大家看和实践，还是有一定参考价值的！...
一款介绍Soc使用的PDF文档供大家看和实践，还是有一定参考价值的！-A description Soc using PDF documents for everyone to see and practice, there are still some reference value!
- 2022-01-25 23:50:29下载
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chuankou
本实验为UART回环实例，实验程序分为顶层unrt_top、发送模块uart_tx、接收模块 uart_rx，以及时钟产生模块clk＿div。uart＿rx将收到的包解析出8位的数据，再传送给 uart_tx发出，形成回环。参考时钟频率为100MHz，波特率设定为9600bps。(This experiment is an example of UART loop. The experimental program is divided into top-level unrt_top, sending module uart_tx, receiving module uart_rx, and clock generation module clk_div. Uart_rx parses the received packet into 8 bits of data and sends it to uart_tx to send out, forming a loop. The reference clock frequency is 100 MHz and the baud rate is set to 9600 bps. stay)
- 2020-06-24 01:40:02下载
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Spartan-6-PCIE_tutorial2
xilinx spartan 6 pcie 仿真教程，v2.4版本，主要是讲解如何使用pcie core和自己的用户逻辑级联仿真。(xilinx spartan 6 pcie sim tutorial ，tell readers how to sim using pcie core and user app logic,tool:questasim)
- 2020-11-23 19:19:34下载
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verilog_median_filter
图像处理的中值滤波器，使用verilog开发环境编程实现。(Verilog development environment programming median filter)
- 2016-01-24 16:54:32下载
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用VHDL写的运动计时表程序，用Modelsim仿真已经通过，帖出来与大家分享。...
用VHDL写的运动计时表程序，用Modelsim仿真已经通过，帖出来与大家分享。-write VHDL campaign time table program, Modelsim simulation has been passed, Tie up share with you.
- 2022-01-26 05:57:13下载
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lcd verilog hdl 源码 可以直接使用，适用modelsim
lcd verilog hdl 源码 可以直接使用，适用modelsim-lcd verilog HDL source
- 2023-03-09 05:25:03下载
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FPGAAD9854DDS
FPGA测序和DDS产生各种波形程序，用Atral器件开发(FPGA sequencing and DDS generate various waveform programs.)
- 2018-11-14 22:07:21下载
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