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shuzizhongsheji
有用的数字钟设计文档，有秒表、闹钟等模块，希望对大家有用！(JUST LEARN FROM IT!!ENJOY!)
- 2013-07-18 11:02:24下载
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8BIT_CPU
一个8位的CPU设计，用verilog语言写的，希望有用(A CPU OF 8 BITS
)
- 2020-07-01 09:00:02下载
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dianti
实现电梯的相关控制系统，在开发板EGO1上实现，数码管显示相关的楼层和状态(dianti in verilog)
- 2020-12-26 10:59:03下载
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myfir
verilog编写的16阶升余弦滤波器 采用直接型结构实现 对方波进行滤波 输出波形 含testbench文件(order raised cosine filter verilog written 16 direct-type structure to achieve the other wave filtering the output waveform containing testbench file)
- 2020-10-05 16:47:44下载
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jtag
verilog语言编写的jtag（边界扫描模块），初学的时候可以看看(verilog language jtag (boundary scan module), a novice when you can look)
- 2021-04-27 14:38:44下载
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ahb sram控制器设计
ahb总线的sram 控制器设计，支持8/16/32位传输，支持片选信号达到低功耗设计的目的。ahb增量传输和猝发传输二种方式。SRAM采用标准的SRAM产生器生成。自带mbist。代码经过验证。包含完整代码和验证环境
- 2022-07-22 13:10:37下载
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Bayer2RGB
Bayer 转RGB Verilog代码实现。。5*5 窗口。在工程中应用的(Bayer to RGB Verilog code implementation. 5*5 window. Applied in Engineering)
- 2020-12-14 15:29:15下载
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SPI_slave代码，已经实用！
SPI_slave代码，地址长度可设1～3字节，时钟可以运行到20MHz以上，已经在项目里使用，有需要的可以再根据自己的要求修改！！！！
- 2022-10-15 13:00:02下载
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LQ091B1LW01 TFT LCD Spartan-6 FPGA driver
This is a demo for TFT LCD LQ091B1LW01(Sharp 9.1inch, 822 X 260) with Spartan-6 FPGA.
- 2022-04-08 12:43:13下载
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DDS_DAC_Output
本工程使用A7系列FPGA产生DDS，用DAC0832进行正弦电压输出(In this project, A7 series FPGA is used to generate DDS, and DAC0832 is used for sinusoidal voltage output)
- 2019-05-06 10:05:10下载
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