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class17_TLC5620
TLC5620驱动程序包括其他文件,8位，4通道，电压输出型DAC的数模转换器(TLC5620 driver and doc)
- 2018-08-13 16:58:54下载
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i2s_input
基于FPGA的i2s接口输入模块设计，其中有原理图和verilog源码，可在Quartus环境下进行仿真(FPGA-based i2s interface input module design, including schematics and verilog source code, can be simulated in Quartus environment)
- 2020-12-14 16:49:14下载
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数字频率计
该项目用来测量频率。它有三个范围，其中包括 0.01 赫兹 ~ 1 Hz，1 ~ 100 Hz 和 100 ～ 10000 Hz。这样的结果将是最好的程序能自动调节到最佳的范围内。这个项目是在 Altera 软件 8.1 上进行验证。
- 2022-08-26 07:45:48下载
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说明： 通过监测工作状态实现带有IIC通讯功能的数据发送接收(to implement the sending and receiving data function of iic
communication )
- 2013-09-29 09:51:55下载
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王金明：《Verilog HDL 程序设计教程》程序
王金明：《Verilog HDL 程序设计教程》程序-Wang Jinming:
- 2023-04-09 20:15:03下载
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RS码的FPGA实现 RS_Verilog
RS码的FPGA实现，verilog语言形式，好参考资料(FPGA realization of RS code, verilog language form, a good reference)
- 2021-04-17 19:28:52下载
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设计一个可以小时、分钟、12小时或24小时和秒的时间…
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。
实验平台：
1. 一台PC机；
2. MAX+PLUSII10.1。
Verilog HDL语言实现,还有完整的实验报告-The design of a can be hours, minutes, seconds time of 12 hours or 24 hours system, digital clock, and has from time to time with the alarm clock function, can be set to issue a sound alarm can be very convenient to hours, minutes and seconds for manual adjustment to calibrate the time, whenever there is the whole point, resulting in timekeeping timekeeping tone. Experimental platform: 1. A PC machine 2. MAX+ PLUSII10.1. Verilog HDL language, as well as a complete experimental report
- 2022-07-22 15:10:59下载
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基于VHDL的UART控制器设计
UART模块的VHDL语言设计(Design of VHDL language based on UART module)
- 2017-11-13 23:56:26下载
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gmii_tx_mac
实现千兆以太网数据发送，通过GMII接口向PHY写数据，控制PHY发送数据。(Implementation of Gigabit Ethernet data transmission, write data to the PHY through the GMII interface, control PHY data.)
- 2013-08-08 15:24:43下载
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sine_cordic
generate sine wave. Inputs : Amplitude, phasein, frequency
- 2013-07-22 10:25:41下载
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