网站首页

登录

设计一个可以小时、分钟、12小时或24小时和秒的时间…

于 2022-07-22 发布文件大小:415.77 kB

 0  136

下载积分: 2 下载次数: 1

我要下载

代码说明：

设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现,还有完整的实验报告-The design of a can be hours, minutes, seconds time of 12 hours or 24 hours system, digital clock, and has from time to time with the alarm clock function, can be set to issue a sound alarm can be very convenient to hours, minutes and seconds for manual adjustment to calibrate the time, whenever there is the whole point, resulting in timekeeping timekeeping tone. Experimental platform: 1. A PC machine 2. MAX+ PLUSII10.1. Verilog HDL language, as well as a complete experimental report

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

发表评论

0 个回复

xspUSB
说明：关于usb调试相关测试代码，用于测试和适配等(usb coding for testing , verigy, for studing usb and fpga)

2020-06-22 23:00:01下载

积分：1
can_controller
基于FPGA的VHDL，can总线控制的设计与实现，在ISE下弄的。(FPGA-based VHDL, can control the design and implementation of the bus, get under the ISE' s.)

2011-05-05 23:32:25下载

积分：1
AES-on-FPGA
AES算法在FPGA上的实现，对AES算法所用的器件资源进行了总结(AES on FPGA the Fastest to the Smallest)

2014-12-31 10:06:46下载

积分：1
integer_chao_fpga
通过FPGA实现整数阶混沌系统，通过定点数的方式，全并行。(The realization of integer order chaotic systems through FPGA)

2021-02-20 22:49:43下载

积分：1
SoC验证的方法和技巧
SOC Verfication Methodology and Techniques

2022-06-14 22:50:41下载

积分：1
FPGA
用Vrilog产生一个混沌信号，并用MATLAB仿真，画出波形。(With Vrilog generate a chaotic signal simulation using MATLAB, draw the waveform.)

2012-11-15 20:29:35下载

积分：1
数字秒表设计
资源描述这个秒表特点是计数到59分59秒9，并且有可以让计数暂停和清零。采用了二分频，六进制和十进制组合，加上扫描电路设计而成的。

2022-08-24 22:31:41下载

积分：1
my_kmp_matching
说明： KMP算法的Verilog HDL实现，模式串从模块的外部输入，计算next函数，然后进行KMP匹配。有仿真。环境为Quartus II 8.0 Web Edition。(Verilog HDL implementation KMP algorithm, pattern string from the module' s external input, calculate next function, then KMP matching. A simulation. Environment for the Quartus II 8.0 Web Edition.)

2011-03-14 09:28:01下载

积分：1
Block-cipher-lock
密码锁verilog源代码，包括四个七段数码管显示模块，设置密码以及输入密码校验模块(Password lock Verilog source code, including four of seven digital tube display module, set the password and password verification module)

2014-01-11 23:57:19下载

积分：1
a2
说明：用MATLAB设计及FPGA实现IIR滤波器的方法摘要本文介绍了IIR数字滤波器的传统设计思想与步骤及计算机辅助设计方法。并在FPGA上高效实现的低阶IIR滤波器，其阶数低，实时响应快，适合雷达等的实时、高效处理环境。利用IIR滤波器的多相结构来实现该滤波器系统的方法，对于四通道的情形在MATLAB上利用Simulink作了仿真, 并在目标板上对算法进行了实现,证明该系统能够同时处理四个通道的信号。(Using MATLAB Design and FPGA realization IIR Filter method Abstract This paper introduces IIR digital filter traditional design Thought and steps and CAD method. And FPGA on efficient realization low IIR filter, its order low, real response fast suitable radar real time, efficient processing environment. Use IIR filter multiphase structure realize the filter systematic method, for four channel circumstances in MATLAB on use Simulink made simulation and target board algorithm was realized proved system can simultaneously four channel signal.)

2010-04-01 17:10:21下载

积分：1

696518资源总数
106245会员总数
18今日下载