登录

最新会员 最新下载

头像 松坂砂糖

成为了本站VIP会员

12月25日 15:38
头像 影

成为了本站VIP会员

12月25日 12:28
头像 waiting

成为了本站VIP会员

12月25日 12:10
头像 .

成为了本站VIP会员

12月24日 23:54
头像 木槿暖夏

成为了本站VIP会员

12月24日 23:29
头像 arctan君。

成为了本站VIP会员

12月21日 19:40
已选条件
  1. 编程语言：VHDL
  2. 代码类别：所有
  3. 发布时间：一年内
全部撤销
编程语言 更多 收起
代码类别 更多 收起
发布时间
更多选项

▍1. 基于任意波形发生器的实现可编程逻辑器件…

基于可编程逻辑器件实现任意波形发生器VHDL源代码-Programmable logic device based on the arbitrary waveform generator implementation VHDL source code

1
下载
61
浏览
2023-05-09发布
VHDL VHDL

▍2. GIF图像查看器的VHDL代码

vhdl code for GIF Image Viewer

1
下载
42
浏览
2023-05-09发布
VHDL VHDL

▍3. 脉冲宽度调制，编码，包括QuartusII和ModelSim工程…

脉冲宽度调制，VHDL代码编写，包括QUARTUSII和MODELSIM工程以及testbench-Pulse width modulation, VHDL coding, including QUARTUSII and ModelSim engineering and Testbench

1
下载
28
浏览
2023-05-09发布
VHDL VHDL

▍4. 一篇比较好的spi接口的vhdl实现的参考

一篇比较好的spi接口的vhdl实现的参考-A relatively good spi interface realize VHDL reference

2
下载
38
浏览
2023-05-08发布
VHDL VHDL

▍5. 这是我的毕业设计的SVPWM使永磁交流同步电动机…

这是我毕业设计做的一个SVPWM同步永磁交流电机的控制系统，里面除了一个SVPWM的驱动算法之外，还有一个步进电机的控制器，以及基于QUARTUS7.2的NIOS II控制核心，通过PC的串口可以控制同步永磁交流电机和步进电机进行精确的定位。该系统较复杂，运用的知识也比较多，在SVPWM算法，PID算法，步进电机控制方面，NIOS II的串口编程等都有值得参考的地方。最好使用QUARTUS7.2编译，目标芯片是选用EP1C6Q240-This is my graduation project SVPWM make a permanent magnet AC synchronous motor control system, which apart from a driver SVPWM algorithm, there is a stepper motor controller, as well as QUARTUS7.2 based on the NIOS II control core, through PC serial port can be controlled permanent magnet AC synchronous motor and stepper motor for accurate positioning. The system is more complicated, the use of more knowledge, in the SVPWM algorithm, PID algorithm, stepper motor control, NIOS II serial programming, such as places are worth considering. QUARTUS7.2 compile the best use of the target chip is optional EP1C6Q240

1
下载
42
浏览
2023-05-08发布
VHDL VHDL

▍6. 基于VHDL可编程BPSk调制教学~~~十分好用`~容易学会

基于VHDL可编程BPSk调制教学~~~十分好用`~容易学会-VHDL-based programmable BPSk modulation of teaching is very good ~ ~ ~ `~ easy to learn to

1
下载
72
浏览
2023-05-08发布
VHDL VHDL

▍7. FPGA控制AD逐点采集信号，并将AD转换后的数据串行发送出去。

FPGA控制AD逐点采集信号，并将AD转换后的数据串行发送出去。-FPGA to control the signal sampling point by point AD, AD conversion and serial data sent.

1
下载
31
浏览
2023-05-07发布
VHDL VHDL

▍8. 8位相 加乘法器，具有高速，占用资源较少的优点

8位相 加乘法器，具有高速，占用资源较少的优点-eight multiplier phase together with high-speed, taking up less resources advantages

1
下载
40
浏览
2023-05-06发布
VHDL VHDL

▍9. 索FPGA Verilog使用ROM和RAM实现高dcfifo

alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输 ，值得学习。-alteral FPGA VERILOG using ROM DCFIFO and RAM to realize high-speed low-speed clock domain data transfer, it is worth learning.

1
下载
47
浏览
2023-05-06发布
VHDL VHDL

▍10. 半加器

它包含与试验台硬件描述语言(VHDL)一半加法器试验台意味着项目制造商宣布他要什么时候能给一个术语 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

1
下载
80
浏览
2023-05-06发布
VHDL VHDL

▍11. 用fpga驱动lcd的原代码，是用vhdl语言实现的

用fpga驱动lcd的原代码，是用vhdl语言实现的-drive lcd by fpga，the source program is written by vhdl

1
下载
54
浏览
2023-05-04发布
VHDL VHDL

▍12. FPGA向SRAM中写入数据，VHDL编程

FPGA向SRAM中写入数据，VHDL编程-FPGA to the SRAM write data, VHDL programming

1
下载
51
浏览
2023-05-04发布
VHDL VHDL

▍13. 基于FPGA的俄罗斯方块

本次设计中需要用到16个点来完成显示功能，可以选用一个16位的向量来存储个点状态，再用两个整型数分别控制当前点的坐标。但是这样控制会涉及到乘法运算，比较复杂。因此我们选择用4个4位向量STAN（0 TO 3），每个向量代表一行点阵，这样做不仅使控制简单，而且在扫描显示的时候很方便，代码也很简洁。设计包括2个大的元件，一个是RUSSIA，其功能是存储状态，分频，完成左右下移动以及计分等功能；另一个是RUSSIA_SCAN，主要完成点阵扫描和数码管译码。具体设计是这样的：4个向量STA0,STA1,STA2,STA3记录游戏状态，点的坐标由COL 和ROW来控制。设置两个指针FLAG和ROW4，如果四列中有一列都为1，表示游戏结束了，置FLAG为1，程序进入NULL；当最后一行及STA3=”1111”时，置ROW4=1，当ROW4=1时，表示要消行，加分，并且将上一行的值赋到下一行。游戏继续，如按下左键或右键，程序更根据下一状态决定是否左移或右移。若无键按下，则根据情况当前点是否需要自动下移。（设计用板子上的左边第一个按键为左移动键，第二个键为reset键，右边第一个键为右移动键）

1
下载
47
浏览
2023-05-04发布
VHDL VHDL

▍14. Combined unit GPS clock synchronization detection unit merger GPS synchronized c...

合并单元内GPS同步时钟的检测 合并单元内GPS同步时钟的检测-Combined unit GPS clock synchronization detection unit merger GPS synchronized clock detection

1
下载
43
浏览
2023-05-04发布
VHDL VHDL

▍15. Electronic design automation in the conversion of traffic signals on the realiza...

电子设计自动化中关于交通信号的转换的实现程序，基于VHDL语言实现的-Electronic design automation in the conversion of traffic signals on the realization of the procedure, based on the realization of VHDL language

1
下载
59
浏览
2023-05-04发布
VHDL VHDL

▍16. vhdl经典源代码――时钟设计，入门者必须掌握

vhdl经典源代码――时钟设计，入门者必须掌握-vhdl classical source code-- Clock Design, beginners must master

1
下载
38
浏览
2023-05-04发布
VHDL VHDL

▍17. 寄存器 32 位

顶级模块名称是 "_register32"。它包括许多包括 files(instance)、 _dff、 _dlatch、 和盖茨。 你可以看到整体的图表中，像 RTL 查看器后, 合成。 _register8 包含在顶部模块

1
下载
37
浏览
2023-05-03发布
VHDL VHDL

▍18. 4锁，移位，可以设置和更改您的密码。

四位密码锁，移位显示，可以设置和更改密码。-4 lock, shift, it can be set up and change your password.

1
下载
40
浏览
2023-05-03发布
VHDL VHDL

▍19. VHDL的重要PPT资料,对初学者非常有益处

VHDL的重要PPT资料,对初学者非常有益处-VHDL important PPT information is very useful for beginners

1
下载
46
浏览
2023-05-02发布
VHDL VHDL

▍20. 八线-三线优先编码器

基本的操作代码,a0-a7是八个信号输入端，a7的优先级最高，a0的优先级最低，当a7输入低电平0时，其他输入无效，编码输出y2y1y0=111；如果a7无效，而a6有效，则y2y1y0=110；

1
下载
37
浏览
2023-05-02发布
VHDL VHDL

Copyright© 2019-2024 | Powered by Imdn | 浙ICP备16007336号 | IMDN交流 | 联系客服（QQ：3324461878）

本网站资源收集自网络及网站用户上传，若有侵权请邮件至（3324461878@qq.com），核实后我们会在24小时内删除，谢谢！