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2024-12-21 19:40
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  1. 编程语言：Verilog
  2. 代码类别：所有
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▍1. 3 位到 4 位解码器

此程序将解码 3 位二进制值为自我过渡活动较少的 4 位值。 这是执行 IEEE 文件来解压缩 VLSI 互连线上的数据。

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2022-06-29发布
Verilog Verilog

▍2. Verilog写的88E1111 GMII接口驱动代码

Verilog写的88E1111 GMII接口驱动代码,仿真通过，使用的是Xilinx的三态以太网IP核。

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2022-06-28发布
Verilog Verilog

▍3. arinc429转232接口协议

资源描述arinc429与232接口协议之间的数据传输代码

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2022-06-28发布
Verilog Verilog

▍4. SDRAM的控制程序，特权同学的源代码

SDRAM的相关资料！包括三星的资料。有大量的论文，有原理图，有仿真程序等。

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2022-06-28发布
Verilog Verilog

▍5. Verilog模块的缓存设计

这是 ；一种缓存设计的Verilog代码，使用先进先出算法。大约2000行代码，该程序包含缓存替换算法的实现。图像规则的选择，以及所有的模拟。这个设计有很多模块。这是缓存的主要模块。

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2022-06-27发布
Verilog Verilog

▍6. 交通灯控制器

交通灯控制芯片，该芯片具有如下功能： 1）芯片采用中芯国际 0.18工艺设计，外部采用5V电源供电，内部添加LDO模块使内部数字电路采用1.8 v 的VDD、模拟电路采用3.3 v VCC。 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

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2022-06-27发布
Verilog Verilog

▍7. SPI主/从

// ；说明：

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2022-06-27发布
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▍8. SDRAM控制led灯

调用SDRAM的IP核，实现按键控制SDRAM数据发送到led灯内，使按键对应的led灯点亮，通过TESTBENCH进行仿真验证；

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2022-06-26发布
Verilog Verilog

▍9. 边缘检测

检测边缘（正或者负）并生成单一脉冲，脉冲持续 1 个时钟脉冲长度。 代码的测试台也包含在内。 如果你想同步不同信号过渡到异步信号，你会发现很有用，参考 https://www.doulos.com/knowhow/fpga/synchronisation/

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2022-06-26发布
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▍10. 8位吠陀乘数

这里是verilog代码 ；8bit  ；吠陀乘数还可以使用这个模块的设计…你想要更大的…

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2022-06-26发布
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▍11. 示波器代码

可以用于学习的示波器读取显示存储简单处理软件~希望可以对各位有用，用Verilog语言编写而成的,顶层加各个模块的分析，都有，希望有用~~~~~~~~~~~~~~~~~~~~~~

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2022-06-21发布
Verilog Verilog

▍12. FPGA实现SHA256

利用硬件（可编程逻辑器件FPGA）实现密码算法SHA256，在FPGA中嵌入软核NIOSii，在NIOSii上进行软件编程。硬件EDA工具为ALTERA的Quartus ii，软件IDE为eclipse（嵌在Quartua中）。

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2022-06-21发布
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▍13. FPGA 累加器

该项目是在的Quartus2实施，Altera公司的在DE2开发板....  设计有一个功能来积累给定的输出...这必须学习在Verilog HDL语言的基本编码..  这仍是如此基本的编程，它必须加强和改进..  使它成为一个更复杂的UT还精确的编码方案...谢谢你看我的工作..

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2022-06-20发布
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▍14. ECC的Verilog代码

使用DWT进行4级图像压缩使用DWT进行4级图像压缩使用DWT进行4级图像压缩使用DWT进行4级图像压缩使用DWT进行4级图像压缩使用DWT进行4级图像压缩使用DWT进行4级图像压缩使用DWT进行4级图像压缩

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2022-06-19发布
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▍15. FPGA ‘for’ 循环

Verilog 语言编写的for循环，用来验证在FPGA中是否能想在C中那样编写for循环，结果证明虽然仿真可以得到正确的结果，但是在真正的工程中进行编译时耗时24小时都没完成，所以选择其他的方法进行循环操作，毕竟FPGA是并行的，而C中是串行的思想。

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2022-06-19发布
Verilog Verilog

▍16. 四人抢答器,FPGA,Verilog

以设计的参考示例为例，当设计文件加载到目标器件后，按下核心板复位按键，表示开始抢答。然后，同时按下S1-S4，首先按下的键的键值被数码管显示出来，对应的LED灯被点亮。与此同时，其它按键失去抢答作用。DE2开发板子

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2022-06-19发布
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▍17. 自己做的乘法累加器的verilog代码，移植性强

应用背景 可用于FIR滤波器的设计，移植性强。现在有代码是根据xilinx V4的硬件做的。可很方便的进行小的改动，去适应其它公司或版本的硬件IP核。不做改动也没问题。应该不用综合到IP core以外的逻辑中去。 关键技术 完全与xilinx的V4的DSP48硬件资料相同，比用IP generate产生的IPcore的好处就是可以随便换到其它芯片的代码中，甚至是altera的芯片中，也能编译通过。并且，对于乘法累加器不了解的筒子可以做个参考！

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2022-06-18发布
Verilog Verilog

▍18. iic总线基于Verilog的实现

基于Verilog HDL语言实现8位数据在iic总线上的读写

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2022-06-17发布
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▍19. fir 滤波，分块缩放

图像处理，支持14阶的fir滤波，x方向分块缩小

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2022-06-16发布
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▍20. FPGA的DDS发生器

以DE2为开发平台，采用Veriolg语言编程，实现了DDS信号输出，频率，步进，波形输出均可调，采用Modelsim以及FPGA内嵌逻辑分析仪验证设计的正确性，可以满足一定的工程需求。

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2022-06-16发布
Verilog Verilog

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