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uart(可综合)
说明： 【实例简介】用Verilog实现uart串口协议，波特率可选9600、19200、38400、115200。8位数据为，1位校验位，1位停止位。
【实例截图】
【核心代码】核心代码包括TX，RX，Baud，FIFO([example introduction] UART serial port protocol is implemented with Verilog, and the baud rate can be 9600, 19200, 38400, 115200. 8-bit data, 1 bit check bit, 1 stop bit.
[example screenshot]
[core code] the core code includes TX, Rx, baud and FIFO)
- 2020-12-08 16:00:16下载
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Buffer-DAQ
基于研华采集卡的FIFO双缓存区高速数据采集(FIFO DAQ)
- 2015-01-11 19:09:49下载
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chengxu
设计制作一个可容纳4组参赛者的数字智力抢答器，每组设置一个抢答按键；
电路具有一第一抢答信号的鉴别和锁存的功能。在主持人将系统复位并发出抢答指令后，若参加者按抢答键，则该组指示灯亮并用组别显示抢答者的组别。此时，电路具有自锁功能，使别组的抢答开关不起作用。
设置计分电路。每组在开始时预置成6分，抢答后主持人计分，答对一次加1分。(The design can accommodate a the Entrants digital intellectual Responder, each set answer in a key circuit has a first answer in the signal to identify and latch functions. Host to the system reset and sent the answer in instruction, participants answer in key, the group of the group light and display the answer in the group. At this point, the circuit has a self-locking function does not work in other groups to answer switch. Set Scoring circuit. Preset six points each at the beginning of the answer in scoring after the host, answer time, add 1 point.)
- 2012-06-10 12:58:44下载
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基于VGA显示的10路逻辑分析仪
FPGA 的VGA显示应用。最大采样频率100M，共十个采样通道，存储深度为每通道1024位。带时间标线，显示区域可移动。最终将波形数据显示到VGA显示器上。用Quartus ii进行设计，仿真工作。最后可在开发板上进行硬件测试。
- 2023-04-08 01:00:04下载
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I2S_2
that file is different I2S example
- 2014-11-27 06:39:52下载
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BCD-counter
一个2位的BCD码十进制加法计数器电路，输入为时钟信号CLK，进位
输入信号CIN，每个BCD码十进制加法计数器的输出信号为D、C、B、A和进位输出信号COUT，输入时钟信号CLK用固定时钟，进位输入信号CIN.
(A 2-bit BCD code decimal adder counter circuit input as the clock signal CLK, a carry input signal CIN, D, C, B, A, and the carry output signal COUT, each BCD code decimal adder counter' s output signal, the input clock signal CLK Fixed clock, binary input signal CIN.)
- 2020-10-28 19:29:58下载
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4*4键盘扫描程序，以上机验证可用
该程序实现了4*4键盘的扫描功能，并且在xilinx basys2实验板上验证可以运行，在压缩包内是完整的程序供大家参考
- 2022-06-14 14:25:01下载
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MIPSTOP
misp顶层文件，verilog实现misp架构，并且支持modelsim仿真(Verilog implements MISP architecture and supports Modelsim simulation)
- 2020-06-18 04:40:02下载
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用Verilog实现的八位存储器参考代码
我们按照应用的需求来定义计算机，本文介绍一个非常简单的CPU的设计，它仅仅用来教学使用的。我们规定它可以存取的存储器为64byte，其中1byte=8bits。所以这个CPU就有6位的地址线A[5：0]，和8位的数据线D[7：0]。
我们仅定义一个通用寄存器AC（8bits寄存器），它仅仅执行4条指令如下：
Instruction
Instruction Code
Operation
ADD
00AAAAAA
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- 2022-04-28 07:03:19下载
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code
代码文件夹：
ARVI_FSM.v为顶层文件，用于模拟时用。
dataHex.dat 为模拟输入文件（只有10行，象征的意思。实际我们模拟时，dataHex.dat文件足有1个多GB）
dataFormat.dat为输入文件对应的带格式的文件
使用modelsim模拟时，将dataHex.dat名字改为CPUContext.txt
结果:
result.txt
(Code folder: ARVI_FSM.v for top-level documents used for the simulation. dataHex.dat for analog input files (only 10 line, the meaning of the symbol. actual simulation we, dataHex.dat documents have more than one full GB) dataFormat.dat for the input file the corresponding file with modelsim simulation used to dataHex.dat name to CPUContext.txt results: result.txt)
- 2009-06-21 19:14:37下载
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