登录

最新会员 最新下载

头像

成为了本站VIP会员

01月05日 00:38
头像 松坂砂糖

成为了本站VIP会员

2024-12-25 15:38
头像 影

成为了本站VIP会员

2024-12-25 12:28
头像 waiting

成为了本站VIP会员

2024-12-25 12:10
头像 .

成为了本站VIP会员

2024-12-24 23:54
头像 木槿暖夏

成为了本站VIP会员

2024-12-24 23:29
已选条件
  1. 编程语言：Verilog
  2. 代码类别：所有
  3. 发布时间：今天
全部撤销
编程语言 更多 收起
代码类别 更多 收起
发布时间
更多选项

▍1. 上下LED计数器

上下LED计数器

1
下载
56
浏览
2022-04-02发布
Verilog Verilog

▍2. MIPS_32位

32位单周期校验码

1
下载
60
浏览
2022-04-01发布
Verilog Verilog

▍3. verilog ram读写程序

使用verilog编程对ram进行读写，用8位地址控制8位宽的数据进行存储。

1
下载
81
浏览
2022-04-01发布
Verilog Verilog

▍4. sst3201读写程序HDL代码

实际应用的代码，实测未发现问题。内部模块划分清晰，使用quartus9.0软件编译，完整的工程。清晰的代码风格，方便读懂代码。

1
下载
48
浏览
2022-03-31发布
Verilog Verilog

▍5. 基于FPGA的ASN.1编码单元的通用解码模块

本设计旨在实现一种硬件解码模块，这种解码针对ASN.1基本编码规则下的APDU的数据。这种解码模块可以应用在符合GB61850-8-1和GB61850-9-2标准下的GOOSE和SV的MAC层 帧的解码。          本设计亦可以解码通用的ASN.1基本编码规则下的TLV数据流。数据的TAG要求值不大于30，数据的长度范围为1≦LENGTH≦2047，TLV的层级结构不大于4级，整体的数据长度不大于2047。如果需要更大的解码能力则需要修改设计以满足需求。

1
下载
64
浏览
2022-03-31发布
Verilog Verilog

▍6. fft_fpga_dit

Decimation-In-Time Fast Fourier Transform I"ve tried to make the implementation simple and well documented. I have not tried to make it efficient. dit.v - Contains main module. buffer.v - Contains a module for a single butterfly step. generate_twiddlefactors.py - Contains function to generate a verilog file with twiddlefactors. twiddlefactors_N.v.t - Template used to generate verilog file. dut_dit.v - A wrapper around the "dit" module to allow verification with MyHDL. qa_dit.py - A MyHDL test bench for verification. Requires MyHDL, iverilog and numpy to be installed. pyfft.py - Generates output of intermediate FFT stages. Useful for debugging.

1
下载
56
浏览
2022-03-30发布
Verilog Verilog

▍7. 基于FPGA的等精度计频器

资源描述 本设计中可以实现测量周期，测量方波的占空比，被测范围1Hz-100MHz。相对误差小于0.001%. 可以测方波、正弦波等波型。同时还有上下左右按键控制显示

1
下载
55
浏览
2022-03-29发布
Verilog Verilog

▍8. FPGA编程：基于Verilog实现的计时器

功能说明：实现倒计时、按键可实现暂停/继续、时间设置、清零 附加说明：倒计时到零时，蜂鸣并闪烁；暂停时，时间分隔符闪烁；设置时，当前设置位闪烁。  按键说明  非设置状态：      数字显示不为0时，按enter键在计时与暂停状态进行切换，长按秒进入设置状态，长按5秒清零并进入暂停状态;  全为零时按enter键进入设置状态;  设置状态：      按enter进入计时状态  长按一秒置零  长按5秒置零并进入暂停状态   

1
下载
48
浏览
2022-03-29发布
Verilog Verilog

▍9. sin signal generation based on fpga

本项目可以使用ip产生正弦或余弦信号核心.if你需要像fsk或psk一样的调制，你可以根据需要改变输入我需要这个如果需要，nco可以产生sin或cos信号。

1
下载
74
浏览
2022-03-29发布
Verilog Verilog

▍10. 频率除以 3 计数器

频率除以 3 的计数器。用于筛选器图形。所需的频率获取除以 3。

1
下载
73
浏览
2022-03-26发布
Verilog Verilog

▍11. FPGA MAC控制器

FPGA MAC控制器 可以用FPGA实现MAC控制器功能，FPGA MAC控制器 可以用FPGA实现MAC控制器功能，FPGA MAC控制器 可以用FPGA实现MAC控制器功能

1
下载
48
浏览
2022-03-26发布
Verilog Verilog

▍12. 以太网MII接口程序

在以太网通信中，连接MAC与物理层需要使用MII接口，此程序提供了MII接口的详细设计。

1
下载
62
浏览
2022-03-26发布
Verilog Verilog

▍13. ADC_Ctrl

简单的12位的AD转换实现，模数转换，实现模拟量转化为数字量，并在液晶显示屏上显示出转化结果，我自己下载到板子，运行正常.

1
下载
67
浏览
2022-03-26发布
Verilog Verilog

▍14. fpga spimaster

基于fpga的spi  master  testbench，             适合初学者

2
下载
61
浏览
2022-03-26发布
Verilog Verilog

▍15. ADC CS5368驱动

这是ADC CS5368的verilog hdl驱动代码。可以驱动多个ADC CS5368，省去了底层ADC的驱动

1
下载
55
浏览
2022-03-26发布
Verilog Verilog

▍16. PID控制规律及控制器实现

资源描述描述了PID控制规律及控制器实现及用Simulink建立PID控制器及构建系统模型与仿真方法

1
下载
48
浏览
2022-03-26发布
Verilog Verilog

▍17. 802.11a的基带检测

802.11a的基带分组检测的verilog实现，其使用了分组检测的优化算法——延时相关保存算法，具有由于的检测性能。

1
下载
51
浏览
2022-03-26发布
Verilog Verilog

▍18. ahb_slave 在先进的单片机总线体系结构

AHB 总线从控响应由总线主控在系统内发起的转让。从控使用HSELx从解码器的选择信号来确定当应对总线转换。所有其他信号所需的传输，如地址和控制信息，将会生成由总线主控。

1
下载
53
浏览
2022-03-26发布
Verilog Verilog

▍19. dpwm

数字pwm，用于数字电源控制， 双环控制电压补偿器传输函数同单环控制传输 函数结构相同，只是对应系数不同，因此补偿器结构相同，电流 ADC 采用流水线 ADC，采样数据经过 4 个时钟周期后得到 量化的数字量。电流 ADC 采用流水线 ADC，采样数据经过 4 个时钟周期后得到 量化的数字量。

2
下载
69
浏览
2022-03-25发布
Verilog Verilog

▍20. 基于Verilog HDL的单周期CPU设计

基于Verilog HDL 的单周期CPU设计。基于Verilog HDL 的单周期CPU设计。基于Verilog HDL 的单周期CPU设计。基于Verilog HDL 的单周期CPU设计。cpp码

1
下载
63
浏览
2022-03-25发布
Verilog Verilog

Copyright© 2019-2025 | Powered by Imdn | 浙ICP备16007336号 | IMDN交流 | 联系客服（QQ：3324461878）

本网站资源收集自网络及网站用户上传，若有侵权请邮件至（3324461878@qq.com），核实后我们会在24小时内删除，谢谢！