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  1. 编程语言：Verilog
  2. 代码类别：所有
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▍1. 普通的加法器

利用基本全加器的逻辑表达式，写单个加法器模块。 通过模块例化，直接级联加法器，同时在输入输出端口加入寄存器。 最后可以实现不考虑进位的加法。

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2022-04-09发布
Verilog Verilog

▍2. verilog_按键检测例程

在电子产品中我们会经常用到按键，比如电脑的键盘，手机的按键等等，按键就是人机交互的一种工具。在 AX309 开发板上有四个用户按键供用户使用和体验，用户可以使用 FPGA程序来检测与按键对应的 I/O 口的电平高低来判断按键是否按下或松开。  本实验内容将介绍按键的检测及按键的防抖的程序设计，通过点亮/点灭开发板上相应的LED 灯来指示按键的动作。  按键１按一下-------------LED1 反转； 按键 2 按一下-------------LED2 反转； 按键 3 按一下-------------LED3 反转； 按键 4 按一下-------------LED4 反转；

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2022-04-09发布
Verilog Verilog

▍3. 基于Altera DE2的数字跑表设计

将100Hz，产生6计数器的100ms,1s,10s,1min,10min的时钟，有

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2022-04-09发布
Verilog Verilog

▍4. 用verilog实现UART协议

UART包括发射机和接收机。发送器本质上是一个加载数据的特殊移位寄存器；

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2022-04-09发布
Verilog Verilog

▍5. VGA为FPGA顶点4

应用背景控制VGA口。包括；SRC文件合成文件模拟文件；关键技术此代码已在Xilinx的FPGA技术实现在顶点4；技术：Xilinx Virtex系列VGA

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2022-04-08发布
Verilog Verilog

▍6. 五子棋verilog

资源描述五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog

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2022-04-08发布
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▍7. QPSK fpga程序

正交相移键控（Quadrature Phase Shift Keying，QPSK）是一种数字调制方式。它分为绝对相移和相对相移两种。由于绝对相移方式存在相位模糊问题，所以在实际中主要采用相对移相方式DQPSK。目前已经广泛应用于无线通信中，成为现代通信中一种十分重要的调制解调方式。

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2022-04-08发布
Verilog Verilog

▍8. 时钟分频的 verilog

时钟司程序测试所选定的值 （32 位）。填空 Altera QuartusII Verilog。

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2022-04-08发布
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▍9. LQ091B1LW01 TFT LCD Spartan-6 FPGA driver

This is a demo for TFT LCD LQ091B1LW01(Sharp 9.1inch, 822 X 260) with Spartan-6 FPGA.

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2022-04-08发布
Verilog Verilog

▍10. FPGA做从设备的IIC逻辑

用逻辑实现iic协议，其中fpga端作为从设备，接收主设备发送过来的信号，并解析。由于是是作为从设备，因此，也不需要发送对端的IIC地址，对外就是SDA和SCL这2根信号线

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2022-04-08发布
Verilog Verilog

▍11. CPU of LC3-b

此源代码是一个CPU 16位核心LC3-b的全部设计。它由一个小模块和一个将小模块连接成一个完整块的顶部模块组成。还有一个testbench文件来检查设计是否正确运行

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2022-04-08发布
Verilog Verilog

▍12. 一种FPGA实现的串口开关双控的USB切换器

多件键盘键值向上位机串口输出，接受并执行上位机串口的控制，串口使用ASCII码传输，串口逻辑控制逻辑按键去抖均采用Verilog实现。读此代码可以理解串口收发逻辑、键盘去抖、串口控制逻辑，相信对业内人士有所帮助，内附ASCII与HEX换算表

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2022-04-07发布
Verilog Verilog

▍13. uart代码

uart 串口 verilog 含testbench quartus工程 全双工 发送模块 接受模块

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2022-04-07发布
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▍14. 温度传感器TMP121控制代码——Verilog

温度传感器TMP121控制代码——Verilog产品验证过

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2022-04-07发布
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▍15. Nexys 4 实现数码管显示时钟

在Nexys4开发板上实现一个时钟的显示，利用了视觉暂留的功能实现数码管的输出，但因为时间问题，小时的位数只设计了一位，需要两位的话加一位即可。

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2022-04-06发布
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▍16. FPGA 全数字化实现信号发生器

FPGA 全数字化实现信号发生器，产生正弦、三角、方波；幅值频率可调

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2022-04-06发布
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▍17. 基于AHB总线的DMAC系统

传输特点 1.传输size为字传输。（总线的字长为32位，每次传输32位数） 2.16拍的增量突发传输。 3.支持2个AHB接口，一个用来配置DMA内部寄存器， 4.采用独占总线的方法，当DMA占用总线时，CPU停止一切活动。 5.支持异步复位。          6.本次设计的MDA每次最多传输256个数据，每次总线传输最多传16个数据，   

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2022-04-06发布
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▍18. 语言 UART 模型

通用异步接收器和发射器用于大多数微控制器和微处理器程序描述 uart 模型的基本工作

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2022-04-02发布
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▍19. CORDIC，求正弦和余弦算法

cordic求正弦和余弦函数，包含三个文件，一个顶层，一个cordic迭代模块，一个频率字输入模块，最后呈现的波形就是正弦和余弦的样式。 cordic算法采用流水线结构，共迭代7次，简单实现了下，仅供参考，未做时序约束。

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2022-04-02发布
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▍20. 基于FPGA和matlab的IIR滤波器设计

基于FPGA和matlab设计的IIR滤波器，利用matlab的simulink工具进行设计，包含了源码和相关文档说明，希望能够对大家有所帮助

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2022-04-02发布
Verilog Verilog

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