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同步 fifo (先进先出)

于 2023-06-25 发布 文件大小:19.49 kB
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代码说明:

FIFO 是缓冲区的一种特殊类型。名称 FIFO 站第一的先进先出和入缓冲区中,第一次写入的数据第一次出来它的手段。每个内存的数据字所写的第一次也出来第一次当读取内存是先进先出。先进先出的三个种类:移位寄存器 — — 与存储的数据字的恒定数目和因而,读和写操作之间的必要同步 FIFO 因为必须读取数据字,每次一种书面独占读取/写入 FIFO — — 具有可变数量的存储的数据字,和由于内部结构,读和写操作之间的必要同步先进先出并发读/写 FIFO — — 数量可变的存储的数据的言行可能读和写操作之间的异步 FIFO

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  • HDMI_FPGA
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    2020-12-17 11:09:12下载
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  • 自动售货机的Verilog
    应用背景这里的目标是设计自动售货机控制器接受资金投入(我和)在任何序列,并提供产品时所需的量已沉积并给出了改变。在这里向用户提供附加设备。这是可以撤回的如果客户希望通过按一个按钮的话,存入的钱。并;规格:1。价格的产品= rs.3。2。可能的资金的投入= 20和1。3。产品为交付时达到rs.3或RS。4。按按钮有没有(普)表示取消交易和数额的返还沉积关键技术/ *
    2022-03-19 18:10:13下载
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    测试过可用的SD仿真模型,VERILOG语言(SD card simulation modle, test OK)
    2021-02-26 20:09:37下载
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    说明:  实现ARP、ICMP、UDP、TCP、IP和MAC全过程的传输,对TCP的连接、接收、发送、断开均经过测试,功能正常(Realize the transmission of ARP, ICMP, UDP, TCP, IP and MAC in the whole process, test the connection, reception, transmission and disconnection of TCP, and the function is normal)
    2020-05-05 10:03:04下载
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  • 乘数 2 位数 4 位
    这是乘数 2 位数 4 位,第 4 部分实验室 6-行使的 Altera DE2 工具包的解决方案 乘数包括 2 位数 4 位输入,我使用的开关SW11−8 代表人数A 和交换机SW3−0 来表示 B.的十六进制值 A 和 B 都要上 7 段显示显示 HEX6 和 HEX4, 分别。结果 P = × B 是要显示在HEX1和HEX0上。 请点击左侧文件开始预览 !预览只提供20%的代码片段,完整代码需下载后查看 加载中 侵权举报
    2022-07-05 01:13:31下载
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  • dpll
    说明:  在quartus下搭建的数字锁相环,能实现频率自动跟踪。(The digital phase-locked loop built under quartus can realize automatic frequency tracking.)
    2020-06-21 01:00:02下载
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    vmm primer的使用使用文档,和之前vmm primer源代码配套使用!(vmm the primer use of the use of the document, and before supporting vmm the primer the source code to use!)
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  • CPUver2
    这是一个有关单周期CPU设计的一个参考,里面顶层模块已经写好,而其他模块的内容则是以注释的形式存在,如果要跑这个代码的话,把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。( 翻译关闭即时翻译 英语 中文 德语 检测语言 中文(简体) 英语 日语 这是一个有关单周期CPU设计的一个参考,里面顶层模块已经写好,而其他模块的内容则是以注释的形式存在,如果要跑这个代码的话,把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。 This is a reference about a single cycle CPU design, top-level module which has been written, and the contents of the other modules exist in the form of comments, if run this code, those codes include the commented out and then each module is uncommented to commented code.)
    2016-05-15 15:59:07下载
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  • TCON
    用verilog编程的TCON模块(时序控制器)的程序(Verilog programming module with TCON (timing controller) program)
    2013-06-26 10:50:59下载
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    它是利用FPGA实现OFDM系统的整体设计,包括两部分,一部分是发射机,另一部分是接收机。
    2022-07-05 07:37:23下载
    积分:1
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