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add(FLP)
一个32位元的浮点数加法器,可将两IEEE 754格式内的值进行相加(A 32-bit floating-point adder can be both within the IEEE 754 format to add value)
- 2021-04-06 18:19:02下载
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用Verilog做的SD卡控制器(有详细的注释)
说明: SDIO 接口,实现SD卡的控制器功能,带有详细的注释(SDIO Interface,to realize the controller of SD Card,and have detail description.)
- 2020-06-16 22:00:01下载
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myfir
verilog编写的16阶升余弦滤波器 采用直接型结构实现 对方波进行滤波 输出波形 含testbench文件(order raised cosine filter verilog written 16 direct-type structure to achieve the other wave filtering the output waveform containing testbench file)
- 2020-10-05 16:47:44下载
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VHDL实例应用的经典,大家学习必看的书籍。
VHDL实例应用的经典,大家学习必看的书籍。-VHDL classic example of the application, see U.S. study books.
- 2023-04-30 04:00:04下载
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vhdl
vhdl表示与综合,原书第二版,中文版,比较全,用超星打开-vhdl
- 2023-05-18 10:30:04下载
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freq
vhdl八位十进制数字频率计的设计,顶层和数码管扫描模块(vhdl eight decimal digital frequency meter design, top-level and digital tube scanning module)
- 2012-10-09 15:09:22下载
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dp_xiliux the CPLD Verilog design experiments, clock demo. code test.
dp_xiliux 的 CPLD Verilog设计实验,时钟演示.代码测试通过. -dp_xiliux the CPLD Verilog design experiments, clock demo. code test.
- 2022-12-25 17:55:03下载
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float_int
自己编写的,浮点数与整数之间的转换的Verilog HDL实现(Written by myself, it is converted into Verilog HDL integer floating point implementation)
- 2020-12-18 10:29:11下载
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两个例子提醒我们如果我们要使用锁存器则不需要任何操作,如果我们想避免锁存器的话,我们要让这个元器件的每一个可能条件赋予一个值...
两个例子提醒我们如果我们要使用锁存器则不需要任何操作,如果我们想避免锁存器的话,我们要让这个元器件的每一个可能条件赋予一个值-signal or variable "" may not be assigned a new value in every possible path through the Process Statement
- 2022-05-22 18:34:33下载
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标准的异步串口通讯设计程序――基于VHDL编程
标准的异步串口通讯设计程序――基于VHDL编程-communication design programme of standard asynchronous serial port base on VHDL programme
- 2023-04-04 00:20:03下载
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