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AHB DMA verilog
兼容AMBA 2.0 的DMA源码，具有两个MASTER, 一个SLAVE，通道可配。超级经典的电路结构，可以学习或直接使用，经过验证的。
- 2022-03-16 20:13:09下载
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tiny-dnn-1.0.0a2
说明： 在zedboard上运行的神经网络架构，方便移植。(Run lenet-5 on zedboard)
- 2020-06-23 19:00:02下载
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ddr3 sdram 控制器代码,verilog
根据DDＲ3的特点和操作原理，利用MIG软件工具在Virtex－6系列FPGA中实现DDＲ3SDＲAM控制器的设计，并给出了硬件测试的结果,代码为verilog，通过仲裁机制完成设计，希望对学习fpga的人有帮助
- 2022-07-09 17:26:37下载
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LCD
LCD Interface_Xilinx.CPLD源码参考设计(LCD Interface Xilinx CPLD)
- 2009-05-03 10:34:47下载
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NAND_flash_verilog_vhdl
很好的NAND Flash 硬件驱动语言，支持VHDL和verilog 语言方便移植，如果有想用FPGA直接驱动NAND flash而又不知如何下手的朋友肯定喜欢。(NAND Flash Controller Reference
This reference design is used to interface a NAND Flash device and provides a simple host end interface. The host
end interface of this design is user-configurable. It provides buffer select signal, buffer write enable signal, address
bus, data bus, error status signal, control and handshake signals for the user......)
- 2021-03-08 22:59:28下载
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SMBus
SMBus控制器的VHDL源码程序，适用于Quartus2，ISE等开发环境。(The SMBus controller VHDL source code procedures applicable to Quartus2 ISE development environment.)
- 2021-03-24 18:39:14下载
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FIFO_design
FIFO 是首字母缩略词为第一次中，第一次出来，这是与相关的方式组织和操纵的抽象
相对于时间和优先顺序的数据。此表达式描述队列处理技术的原则或
为相互冲突的需求提供服务的订购过程的第一次来，先到先得 (FCFS) 行为： 哪里人
他们到达的顺序离开队列或等轮到在交通控制信号。
FCFS 也是 FIFO 操作系统调度算法，使每个进程的 CPU 的行话术语
他们来的顺序的时间。在更广泛的意义上，后进先出法或最后一次在第一次出的抽象是相反的
FIFO 组织的抽象。区别也许是最清晰的考虑不太常用的同义词
后进先出等 FILO （指最后一出）。本质上，两者都是一个更广义的列表的具体案件 （其中
可以访问任何位置）。区别在于不在列表中 （数据），但在访问内容的规则。其中一个
子类型将添加到一端，并从其他起飞，它的对面花和只在一端上放的东西。[] 1
从队列中移除的项特设办法的俚语变异铸造或被作为 OFFO，站立
为上-火先出。优先队列是一个变体的队列的名称 FIFO，没有资格
- 2022-03-03 22:52:08下载
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说明： ADV7179芯片的驱动程序，基于FPGA硬件实现，已经验证可以使用(ADV7179 chip drivers, FPGA-based hardware implementation has been verified using)
- 2011-02-21 16:06:56下载
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PWM
基于FPGA的PWM控制器设计，包含ADC0820模块，按键扫描，PID，PWM控制器等模块，VHDL语言完成，已仿真通过(PWM controller design based on FPGA, including ADC0820 module, key scan, PID, PWM controllers and other modules, VHDL language completed, through simulation)
- 2016-05-01 15:05:58下载
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uart766
---实现的部分VHDL 程序如下。
--- elsif clk1x event and clk1x = 1 then ---if std_logic_vector(length_no) >= “0001” and std_logic_vector(length_no) <= “1001” then -----数据帧数据由接收串行数据端移位入接收移位寄存器---rsr(0) <= rxda --- rsr(7 downto 1) <= rsr(6 downto 0) --- parity <= parity xor rsr(7) --- elsif std_logic_vector(length_no) = “1010” then --- rbr <= rsr --接收移位寄存器数据进入接收缓冲器--- ...... --- end if(--- achieve some VHDL procedure is as follows.--- Elsif clk1x event and then a clk1x = s--- if td_logic_vector (length_no))
- 2007-06-02 12:44:31下载
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