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详细介绍modelsim的使用方法,详细的介绍modelsim使用方法

于 2023-01-21 发布 文件大小:579.88 kB
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详细介绍modelsim的使用方法,详细的介绍modelsim使用方法-Details on the use of ModelSim, ModelSim detail using the method

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    RISC CPU IP CORE 可以用于直接的工程开发应用 有详细的说明书-RISC CPU IP CORE can be used to direct the development and application of the project has a detailed brochure
    2023-02-24 21:15:03下载
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  • Idddc_30mF
    中频70M,30M带宽LFM信号,采样率为102.4M,,数字下变频后,还进行了三倍抽取,最后还得到I,Q两路信号 (IF 70M, 30M bandwidth LFM signal, the sampling rate 102.4M, under digital variable frequency after also carried out three times extracted, and finally also received the I and Q signals)
    2012-07-25 23:56:30下载
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  • 4-2switch
    四位拨妞开关作为输入,当输入值变化时将其转化成两位输出(The four DIP Niu switch as an input, when the input value changes, be converted into two output)
    2012-10-12 21:12:35下载
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    DDS的频率转换可以以近似认为是即时的,这是因为它的相位序列在时间上是离散的,在频率控制字改变之后,要经过一个时钟周期之后才能按照新的相位增量增加,所以也可以说它的频率转换时间就是频率控制字的传输时间,-DDS frequency conversion can be considered similar to real-time, this is because it is the phase sequence in time is discrete, in the frequency control word change after one clock cycle to go through before a new phase in accordance with the incremental increase, so it can be said of the frequency switching time is the frequency control word transmission time,
    2022-02-13 18:40:44下载
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    SDRAM的vegilog代码,做一个SDRAM的封装成为SRAM一样进行操作。一个顶层文件下由三个模块-SDRAM
    2022-10-13 14:20:04下载
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    用Verilog实现FSK调制,调用IP核实现正弦余弦的调制-Verilog implementation using FSK modulation, called IP core to achieve the modulation sine cosine
    2022-03-15 17:40:05下载
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  • VHDLFIFO
    用Verilog 写一个8x16 的FIFO,完成先入先出的功能,并且在FIFO读空时输出EMPTY 有效信号,读指针RP 不再移动;FIFO 写满时输出FULL 有效信号,并且即使WR 有效也 不再向存储单元中写入数据(写指针WP 不再移动)。 (NO)
    2020-09-20 20:17:51下载
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  • PWM 逆变器
    < 跨度 style="font-size:12.0pt;line-height:115%;font-family:""> Cryptographyis 的科学写作的秘密代码,是一种古老的艺术 ;密码学在写作的作坊使用追溯到大约 1900年公元前 anEgyptian 抄写员非标象形文字用于题字。一些密码学写作与应用程序从外交公函到战时军用飞机的发明之后的某个时候, 出现自发的 expertsargue。然后,新形式的加密技术来不久的计算机通信的广泛发展,实在不足为奇。数据及通信加密是必要时在 anyuntrusted 的介质,包括几乎任何网络,特别是因特网通信
    2022-02-26 06:16:26下载
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  • Endat_2
    Endat slave interface
    2021-04-21 19:38:49下载
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    manchester_verilog源代码(manchester_verilog source code)
    2008-07-11 08:50:53下载
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