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at7_ex04
通过LED闪烁控制器的代码，使用Vivado工具配置定义一个IP核，在用户工程中可随意添加这个IP核作为设计的一部分，如同Vivado自带的IP核一样方便调用和集成。(Through the code of the LED scintillation controller, the Vivado tool is configured to define a IP core, and the IP kernel can be added as part of the design at random in user engineering. It is as convenient to call and integrate as the IP kernel with Vivado.)
- 2018-04-09 18:41:52下载
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VGA_DE2_6V
VGA显示彩条DE2_70开发板 验证过的(VGA display color bar DE2_70 development board validated)
- 2014-01-07 15:52:09下载
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div_fru
介绍分频器的好资料。不光有奇数分频、偶数分频，还有小数分频。相信把这个资料理解透了后以后分频器的设计就不是问题了。(Introduction divider good information. Not only have an odd frequency, even frequency, there are fractional. I believe understanding this information through the post after the Divider is not a problem.)
- 2010-06-17 21:52:55下载
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FPGA
基于可编程逻辑器件FPGA的独立式键盘设计，内部具有硬件去抖动电路。值得一看-FPGA-based programmable logic device stand-alone keyboard design, the internal hardware to jitter circuit. Worth a visit
- 2022-05-31 21:35:40下载
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基于FPGA可触控卫星信道模拟器的设计与实现
卫星信道模拟器能够模拟卫星信道的传播特性，用于设备的通信调试，节
约研发成本。目前，很多卫星信道模拟器在参数设置上存在问题：有的参数难
以调节；有的采用上位机进行参数设置，通过上位机设置参数需要连接电脑，
适应性差。针对上述问题提出了一种基于FPGA可触控卫星信道模拟器，FPGA
作为算法实现和控制单元，通过控制触摸屏方便快捷的实现参数设置。(Literature of Satellite Channel Simulation Based on FPGA)
- 2020-12-10 20:59:20下载
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包含了VHDL语言的100个例子，如交通灯控制器，空调系统有限状态自动机，FIR滤波器，五阶椭圆滤波器，闹钟系统的控制...
包含了VHDL语言的100个例子，如交通灯控制器，空调系统有限状态自动机，FIR滤波器，五阶椭圆滤波器，闹钟系统的控制-VHDL language contains 100 examples, such as traffic light controllers, air-conditioning systems finite state automata, FIR filter, the fifth-order elliptic filter, alarm system control
- 2022-02-16 09:18:03下载
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generic_dpram
IT IS THE DP MEMORY MODULE. IT CONTROLS THE DP MEMORY
- 2013-09-30 19:03:40下载
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Verilog代码。注册成功，对FPGA的使用标准单元库…
verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.-Verilog code. Certified success, as a standard cell library for the use of FPGA designers.
- 2022-01-31 00:50:36下载
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用VHDL实现一个四位十进制计数器来进行计数，并且仿真通过
用VHDL实现一个四位十进制计数器来进行计数，并且仿真通过-To use VHDL to achieve a 4 decimal counter to count, and the simulation through the
- 2022-06-18 07:56:39下载
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32bit_multiply
包含32为乘法器的设计，用verilog语言实现，包括booth编码的实现，booth乘法器的实现，3_2压缩器的实现，4_2压缩器的实现，华伦斯树的实现，以及两个testbench文件用于测试。(Contains 32 multiplier design, verilog language, including booth encoding implementations, booth multiplier implementations, 3_2 compressor implementation 4_2 compressor to achieve and realize China Clarence tree, and two testbench file with the to the test.)
- 2015-01-18 21:20:48下载
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