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UART
字长可以简单调整，即可实现任意字长UART通讯(The word length can be simply adjusted to achieve any word length UART communication.)
- 2018-07-09 22:06:02下载
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基 2 fft 使用 verilog 的 32 位
它提供的源代码 32 点 fft 算法使用 verilog 以及描述了蝶形运算单元使用进位看 aheaada 加法器使用行为的描述上的 32 位和 32 位乘法器的乘数。
- 2022-01-26 06:18:27下载
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基于DE2的直接数字频率合成(DDS)设计
DDS建立在采样定理基础上，首先对需要产生的波形进行采样，将采样值量化后存入查找表，然后通过地址将数据读出，再经过 D/A得到模拟量。以输出正弦波为例，，A 是幅度，使用乘法器得到，我们主要是控制相位，即控制频率与初相。等时间间隔输出，可以视为相位是累加变化的。相位输出就是ROM 的地址信号，通过改变步长K，达到控制频率的效果。
- 2022-08-06 17:33:42下载
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svpwm
应用在电机上的svpwm代码，Verilog编写，已经测试成功
- 2023-01-28 19:35:04下载
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exp8
浙江大学体系结构实验课代码 实现5级流水线带有停顿，旁路和控制竞争的处理。(Experimental Architecture, Zhejiang University course code with a pause 5-stage pipeline, bypassing the treatment and control of competition.)
- 2020-09-26 12:07:46下载
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8253
8253可编程定时器/计数器芯片 VeriLog实现(8253 programmable timer/counter chip VeriLog achieve)
- 2013-05-31 20:40:23下载
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electronic-lock-and-VHDL-design
基于Max+Plus II和VHDL的电子密码锁设计(Based on Max+ Plus II electronic lock and VHDL design)
- 2011-11-17 10:19:40下载
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10_1_hdmi_test
说明： fpga的hdmi驱动，只包括视频信号没使用音频线，总体跟DVI控制一样，可参考DVI说明手册进行观看(driver of HDMI using fpga)
- 2020-03-01 15:49:44下载
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8b10b_xilinx
xilinx 的8B10B编解码源码, 里面有仿真模型,用以测试验证(xilinx 8B10B encode/decode source)
- 2018-07-20 16:02:29下载
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数字频率合成原理
就是生成原始波形数据，设计Verilog代码，把数据加载到初始ram中，再调用数据进行仿真，仿真实现波形还原，和进行合成之类。
- 2022-09-27 09:25:08下载
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